西華大學(xué)流水燈電路設(shè)計(jì)

1、 課課 程程 設(shè)設(shè) 計(jì)計(jì) 說(shuō)說(shuō) 明明 書(shū)書(shū) 課程設(shè)計(jì)名稱：課程設(shè)計(jì)名稱： EDA 技術(shù)課程設(shè)計(jì) 題題 目：目： 流水燈電路設(shè)計(jì) 學(xué)學(xué) 生生 姓姓 名：名： 專專 業(yè)：業(yè)： 通信工程 學(xué)學(xué) 號(hào)：號(hào)： 指指 導(dǎo)導(dǎo) 教教 師：師： 日期：2011 年 6 月 17 日成績(jī) 第 頁(yè)1西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)摘要摘要: :本次設(shè)計(jì)要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電路，8 個(gè) LED 燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是 8 個(gè) LED 燈從左到右依次點(diǎn)亮，左邊亮四個(gè)，右邊亮四個(gè)，最后從中間往兩邊亮、兩邊往中間亮，實(shí)現(xiàn)了燈光的移動(dòng)和閃亮效果，特別是用于夜晚裝飾，可以使我們的生活更為豐富多彩

2、，同時(shí)也發(fā)揮出可編程器件的靈活性特點(diǎn)，可以改動(dòng)電路實(shí)現(xiàn)多種效果。流水燈是一串按一定的規(guī)律像流水一樣連續(xù)閃亮，流水燈控制是可編程控制器的一個(gè)應(yīng)用，其控制思想在工業(yè)控制技術(shù)領(lǐng)域也同樣適用。流水燈控制可用多種方法實(shí)現(xiàn)，但對(duì)現(xiàn)代可編程控制器而言，基于 EDA 技術(shù)的流水燈設(shè)計(jì)也是很普遍的。關(guān)鍵字：關(guān)鍵字：EDA,CPLD,LED,狀態(tài)機(jī)；Abstract: The design requirements by using the programmable logic device implements a water light control circuit, eight LED lights ou

3、t for three different water display form, The first 8 LED lights lit up sequentially from left to right, the left four bright bright,right four, finally from the middle to both sides, both sides to the middle of the brightlight, realize the middle of mobile and ablaze effect, especially used for dec

4、oration, night can make our life more rich and colorful, also play a programmable device of flexibility, can change characteristics DuoZhong circuit implementation effect. Water lamp is a string of according to certain rules for shining, like water flowing water light control is a programmable contr

5、oller, the control application in industrial control technology thought also applies. Water light control method can be used DuoZhong, but for modern programmable controller based on the technology for EDA water lamp design also is very common. Key word: EDA, CPLD, LED, state machine; 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)

6、目目 錄錄1 1、EDAEDA 技術(shù)發(fā)展及介紹技術(shù)發(fā)展及介紹 .1 11.1 EDA 技術(shù)的介紹 .11.2 EDA 技術(shù)的發(fā)展趨勢(shì) .12 2、總體方案設(shè)計(jì)、總體方案設(shè)計(jì).3 32.1 設(shè)計(jì)內(nèi)容.32.2 設(shè)計(jì)方案比較.32.3 方案論證.42.4 方案選擇.43 3、單元模塊設(shè)計(jì)、單元模塊設(shè)計(jì).5 53.1 CPLD 系統(tǒng)電路 .53.1.1 時(shí)鐘電路.53.1.2 JTAG 下載電路 .63.2 LED 燈輸出電路 .63.3 電源模塊電路設(shè)計(jì).64 4、特殊器件的介紹、特殊器件的介紹.8 84.1 CPLD 器件介紹 .84.2 FPGA 器件介紹 .95 5、軟件實(shí)現(xiàn)、軟件實(shí)現(xiàn).10

7、105.1 軟件設(shè)計(jì)的程序.106 6、系統(tǒng)仿真及調(diào)試、系統(tǒng)仿真及調(diào)試.12126.1 仿真.126.2 調(diào)試.137 7、總結(jié)、總結(jié).14147.1 設(shè)計(jì)小結(jié).147.2 設(shè)計(jì)收獲.147.3 致謝.158 8、參考文獻(xiàn)、參考文獻(xiàn).1616附錄一：電路原理圖附錄一：電路原理圖.1717附錄二：附錄二：CPLDCPLD 中頂層模塊連接圖中頂層模塊連接圖 .1818 第 頁(yè)1西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)1、EDA 技術(shù)發(fā)展及介紹技術(shù)發(fā)展及介紹1.1 EDA 技術(shù)的介紹技術(shù)的介紹EDA 是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫(xiě)，EDA 技術(shù)是在電子 CAD

8、技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。隨著 EDA 技術(shù)發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通訊、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性突出。隨著技術(shù)市場(chǎng)與人才市場(chǎng)對(duì) EDA 的需求不斷提高，產(chǎn)品的市場(chǎng)需求和技術(shù)市場(chǎng)的要求也必然會(huì)反映到教學(xué)領(lǐng)域和科研領(lǐng)域中來(lái)。因此學(xué)好 ED

9、A 技術(shù)對(duì)我們有很大的益處。EDA 是指以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)設(shè)計(jì)社描述的源文件（原理圖文件、硬件描述語(yǔ)言文件或波形圖文件） ，自動(dòng)完成系統(tǒng)的設(shè)計(jì)，包括編譯、仿真、優(yōu)化、綜合、適配（或布局布線）以及下載。EDA 工具層出不窮，目前進(jìn)入我國(guó)并具有廣泛影響的 EDA 軟件有：EWB、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim 等等。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)以可以進(jìn)行 PCB 自動(dòng)布局布線，

10、可輸出多種網(wǎng)表文件與第三方軟件接口。硬件描述語(yǔ)言 HDL 是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言，如：C、PASCAL 而言的。HDL 語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用 HDL 程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就 FPGA/CPLD 開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的 HDL 主要有 ABEL-HDL、AHDL 和 VHDL。 1.2 EDA 技術(shù)的發(fā)展趨勢(shì)技術(shù)的發(fā)展趨勢(shì)從目

11、前的 EDA 技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。 中國(guó) EDA 市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC 領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的 EDA 技術(shù)。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、 第 頁(yè)2西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開(kāi)拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。

12、要大力推進(jìn)制造業(yè)信息化，積極開(kāi)展計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 、計(jì)算機(jī)輔助工程（CAE） 、計(jì)算機(jī)輔助工藝（CAPP） 、計(jì)算機(jī)機(jī)輔助制造（CAM） 、產(chǎn)品數(shù)據(jù)管理（PDM） 、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開(kāi)展“網(wǎng)絡(luò)制造” ，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開(kāi)展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在 ASIC 和 PLD 設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 外設(shè)技術(shù)與 EDA 工程相結(jié)合的市場(chǎng)前景看好，如組合超大

13、屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。 中國(guó)自 1995 年以來(lái)加速開(kāi)發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它 EDA 市場(chǎng)的競(jìng)爭(zhēng)。 在 EDA 軟件開(kāi)發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。日本、韓國(guó)都有 ASIC 設(shè)計(jì)工具，但不對(duì)外開(kāi)放 。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC 設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具有各地開(kāi)花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了 50%和 30%。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。EDA 技術(shù)的應(yīng)用廣

14、泛，現(xiàn)在已涉及到各行各業(yè)。EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步。EDA 市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平沿很有限，需迎頭趕上。目前的 EDA 產(chǎn)業(yè)正處在一場(chǎng)大變革的前夕，對(duì)更低成本、更低功耗的無(wú)止境追求和越來(lái)越短的產(chǎn)品上市壓力正迫使 IC 供應(yīng)商提供采用 0.13m 或以下的千萬(wàn)門(mén)級(jí)的系統(tǒng)芯片，而這些系統(tǒng)芯片的高復(fù)雜性設(shè)計(jì)更加依賴于 EDA 供應(yīng)商提供全新的設(shè)計(jì)工具和方法以實(shí)現(xiàn)模擬前后端、混合信號(hào)和數(shù)字電路的完全整合。然而，這些新的需求為當(dāng)代EDA 工具和設(shè)計(jì)方法帶來(lái)了不少新的挑戰(zhàn)與機(jī)會(huì)。 第 頁(yè)3西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)2、總體方案設(shè)計(jì)、總體方案設(shè)計(jì)2.1 設(shè)計(jì)內(nèi)容設(shè)計(jì)內(nèi)容流水燈是

15、一串按一定的規(guī)律像流水一樣連續(xù)閃亮，流水燈控制是可編程控制器的一個(gè)應(yīng)用，其控制思想在工業(yè)控制技術(shù)領(lǐng)域也同樣適用。流水燈控制可用多種方法實(shí)現(xiàn)，但對(duì)現(xiàn)代可編程控制器而言，基于 EDA 技術(shù)的流水燈設(shè)計(jì)也是很普遍的。要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電路，8 個(gè) LED 燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是 8 個(gè) LED 燈全滅全亮，然后從左到右依次點(diǎn)亮，其次從中間往兩邊亮、兩邊往中間亮，實(shí)現(xiàn)了燈光的移動(dòng)和閃亮效果，特別是用于夜晚裝飾，可以使我們的生活更為豐富多彩，同時(shí)也發(fā)揮出可編程器件的靈活性特點(diǎn)，可以改動(dòng)電路實(shí)現(xiàn)多種效果。2.2 設(shè)計(jì)方案比較設(shè)計(jì)方案比較方案一：本方案采用的是 CPL

16、D 芯片及外圍電路實(shí)現(xiàn)。系統(tǒng)總體構(gòu)成包括最小系統(tǒng)部分、時(shí)鐘輸入、LED 燈顯示部分共三個(gè)模塊，工作原理為，時(shí)鐘輸入后，并在 CPLD中譯碼輸出，8 個(gè) LED 燈就流水顯示 CPLD 中設(shè)置的各種花型。其框圖如圖 2-2：時(shí)鐘輸入CPLD最小系統(tǒng)8 個(gè) LED 燈 圖 2-1 基于 CPLD 實(shí)現(xiàn)流水燈控制框圖方案二：由數(shù)電的邏輯器件來(lái)實(shí)現(xiàn)流水燈控制電路的設(shè)計(jì)，由 555 多諧振蕩器提供穩(wěn)定脈沖，74190 芯片控制異步并行置入控制端分別構(gòu)成二進(jìn)制加/減計(jì)數(shù)器，LOAD74191 芯片控制異步并行置入控制端改裝成十一進(jìn)制加/減計(jì)數(shù)器。這里用 3 個(gè)LOAD555 多諧振蕩器提供 3 種頻率達(dá)到

17、分頻效果。74190 十進(jìn)制加/減計(jì)數(shù)器一片用來(lái)計(jì)數(shù)和輸出信號(hào)通過(guò)譯碼器直接輸出控制彩燈，74191 改成十一進(jìn)制加/減計(jì)數(shù)器用來(lái)達(dá)到 10秒間歇 1 次，間歇時(shí)間為 1 秒的目的。而控制流速用滑動(dòng)變阻器調(diào)節(jié)電阻來(lái)改變輸入脈沖頻率，進(jìn)而改變彩燈流速，其框圖如圖 1 所示：計(jì)數(shù)器移位寄存器555 多諧振蕩器定時(shí)間歇控制電路8 個(gè)燈泡 圖 2-2 數(shù)電實(shí)現(xiàn)流水燈控制框圖 第 頁(yè)4西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)2.3 方案論證方案論證方案一：該方案是使用復(fù)雜可編程邏輯器件的 CPLD 芯片實(shí)現(xiàn)。實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單，一些功能模塊在 CPLD 里面用 Verilog HDL 編程實(shí)現(xiàn)，比如分頻器、優(yōu)先編碼器

18、、顯示譯碼器及其控制電路等；并且外圍電路簡(jiǎn)單，元件少，只要顯示的 LED 燈和按鍵。此方案最大的優(yōu)點(diǎn)在與可以很隨意功能擴(kuò)展，增加 LED 組數(shù)，修改方便，可以很容易在QuetusII 中仿真系統(tǒng)工作時(shí)序。方案二：該系統(tǒng)是利用數(shù)字電路中的編碼、譯碼、觸發(fā)器實(shí)現(xiàn)。這種小規(guī)模數(shù)字電路搭建起來(lái)比較復(fù)雜。在設(shè)計(jì)中用到的芯片多，控制復(fù)雜，功耗大，在一些小型的設(shè)計(jì)中還可以，電路稍微復(fù)雜，則很難控制其時(shí)序。2.4 方案選擇方案選擇結(jié)合現(xiàn)代人民生活水平的提升，流水燈的應(yīng)用在各個(gè)領(lǐng)域，如節(jié)日的彩燈，娛樂(lè)場(chǎng)所的彩燈，裝飾品等，流水燈整體性能的提升，也對(duì)其各個(gè)部件的性能提出了更高的要求，而且要維護(hù)方便，調(diào)試簡(jiǎn)單，穩(wěn)定

19、性要好，功耗低，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基于 CPLD 的流水燈控制電路方案。 第 頁(yè)5西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)3、單元模塊設(shè)計(jì)、單元模塊設(shè)計(jì)本設(shè)計(jì)由復(fù)雜可編程邏輯器件（CPLD）作為控制芯片，通過(guò) VreilogHDL 硬件描述語(yǔ)言設(shè)計(jì)，運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化的設(shè)計(jì)。下面介紹主要模塊的功能及作用。3.1 CPLD 系統(tǒng)電路系統(tǒng)電路CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL 和GAL 器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需

20、要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。CPLD 主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連 矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。 CPLD 器件具有速度快、功耗低、保密性好、程序設(shè)計(jì)靈活、抗干擾能力強(qiáng)、與外圍電路接口方便等特點(diǎn)，越來(lái)越多的應(yīng)用于各種工控、測(cè)量、儀器儀表等方面。本系統(tǒng)使用的是 ALTERA 公司的 MA

21、XEPM240。要讓其工作，必須附加時(shí)鐘電路和 JTAG 下載電路構(gòu)成最小系統(tǒng)。3.1.3.1.1 1 時(shí)鐘電路時(shí)鐘電路MAXEPM240 的時(shí)鐘電路比較簡(jiǎn)單，在其 18 腳輸入時(shí)鐘信號(hào)即可。本系統(tǒng)采用的20M 有源晶振。3.3V 電源電壓對(duì)其供電，其原理圖如圖 3.2 所示：圖 3.1 晶振電路 第 頁(yè)6西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)3.1.23.1.2 JTAGJTAG 下載電路下載電路JTAG 下載電路是為 MAXEPM240 在程序用的，其原理圖如圖 3.1 所示：圖 3-2 JTAG 下載電路3.2 LED 燈輸出電路燈輸出電路圖 3-3 LED 燈輸出電路8 個(gè) LED 燈來(lái)顯示各種

22、流水的花型。3.3 電源模塊電路設(shè)計(jì)電源模塊電路設(shè)計(jì)電源電路主要是為系統(tǒng)提供電源，因?yàn)?CPLD 是 3.3V，故整個(gè)系統(tǒng)用 3.3V，用一個(gè) LM7805 穩(wěn)壓產(chǎn)生一個(gè) 5V 電壓，然后通過(guò) LM1117 降壓為系統(tǒng)需要的標(biāo)準(zhǔn) 3.3V。外接 68V 直流電壓輸入，通過(guò)二極管整流，電容 C 濾波后送入 LM7805 穩(wěn)壓，一 第 頁(yè)7西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)路送入 LM1117 中降壓，一路送入蜂鳴器提供驅(qū)動(dòng)。原理圖如下圖 3.5 和 3.5 所示：圖 3.5 5V 電源電路圖 3.6 3.3V 電源電路LM1117 是一個(gè)低壓差電壓調(diào)節(jié)器系列。其壓差在 1.2V 輸出，負(fù)載電流為 80

23、0mA時(shí)為 1.2V。它與國(guó)家半導(dǎo)體的工業(yè)標(biāo)準(zhǔn)器件 LM317 有相同的管腳排列。LM1117 有可調(diào)電壓的版本，通過(guò) 2 個(gè)外部電阻可實(shí)現(xiàn) 1.2513.8V 輸出電壓范圍。另外還有 5 個(gè)固定電壓輸出（1.8V、2.5V、2.85V、3.3V 和 5V）的型號(hào)。LM1117 提供電流限制和熱保護(hù)。電路包含 1 個(gè)齊納調(diào)節(jié)的帶隙參考電壓以確保輸出電壓的精度在1%以內(nèi)。LM1117 系列具有 LLP、TO.263、SOT.223、TO.220 和 TO.252 D.PAK 封裝。輸出端需要一個(gè)至少 10uF 的鉭電容來(lái)改善瞬態(tài)響應(yīng)和穩(wěn)定性。 第 頁(yè)8西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)4、特殊器件的介

24、紹、特殊器件的介紹4.1 CPLD 器件介紹器件介紹CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL 和GAL 器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng). CPLD 主要是由可編程邏輯 宏單元(MC，Macro Cell)圍繞中心的可編程互連 矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜

25、的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn) 。20 世紀(jì) 70 年代，最早的可編程邏輯器件 -PLD 誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由 軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)） ，因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD 只能設(shè)計(jì)小規(guī)模電路這一缺陷，20 世紀(jì) 80 年代中期，推出了復(fù)雜可編程邏輯器件 -CPLD。目前

26、應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測(cè)控設(shè)備等方面。它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在 10,000 件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。CPLD 器件具有速度快、功耗低、保密性好、程序設(shè)計(jì)靈活、抗干擾能力強(qiáng)、與外圍電路接口方便等特點(diǎn)，越來(lái)越多的應(yīng)用于

27、各種工控、測(cè)量、儀器儀表等方面。 第 頁(yè)9西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)4.2 FPGA 器件介紹器件介紹FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA 采用了邏輯單元陣列 LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（Configurable Logic Block）、輸出輸入模塊 IOB（Input O

28、utput Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL 及 CPLD 器件）相比，F(xiàn)PGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O 模塊。FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及個(gè)模塊之間或

29、模塊與I/O 間的連接方式 ,并最終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能, FPGA 允許無(wú)限次的編程 。FPGA 的基本特點(diǎn)：1）采用 FPGA 設(shè)計(jì) ASIC 電路(專用集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3）FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 4）FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 FPG

30、A 有多種配置模式：并行主模式為一片F(xiàn)PGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低 功耗和成本、優(yōu)化時(shí)鐘管理并降低 FPGA 與PCB 并行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA 的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多IP 的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于 FPGA 前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn) 。

31、 第 頁(yè)10西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)5、軟件實(shí)現(xiàn)、軟件實(shí)現(xiàn)通過(guò)至頂向下（TOP-DOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作了分析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再具體到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。從本設(shè)計(jì)的電路要求，分析出程序及狀態(tài)圖如下。5.1 軟件設(shè)計(jì)軟件設(shè)計(jì)的程序的程序module liushuiled(clk20M,reset,z,clk1hz);input clk20M;output reg7:0 z;output clk1hz;input reset;reg4:0 state; reg23:0count;wire clk1hz;paramet

32、ers0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8,s9=9,s10=10,s11=11,s12=12,s13=13,s14=14,s15=15,s16=16,s17=17,s18=18,s19=19;always (posedge clk20M)begincount=count+1;endassign clk1hz=count5;always (posedge clk1hz) begin if(reset) state=s0; else case(state) s0: state=s1; s1: state=s2; s2: state=s3; s3:

33、 state=s4; s4: state=s5; s5: state=s6; s6: state=s7; s7: state=s8; s8: state=s9; s9: state=s10; s10: state=s11; s11:state=s12; s12: state=s13; s13:state=s14; s14: state=s15; s15:state=s16; s16: state=s17; s17:state=s18; s18: state=s19; s19:state=s0; 第 頁(yè)11西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū) default: state=s0; endcase end

34、always (state) begin case(state)s0:z=8b10000000;s1:z=8b11000000;s2:z=8b11100000;s3:z=8b11110000;s4:z=8b11111000;s5:z=8b11111100;s6:z=8b11111110;s7:z=8b11111111;s8:z=8b00000000;s9:z=8b11110000;s10:z=8b00001111;s11:z=8b10000001;s12:z=8b11000011;s13:z=8b11100111;s14:z=8b11111111;s15:z=8b00000000;s16:z=

35、8b00011000;s17:z=8b00111100;s18:z=8b01111110;s19:z=8b11111111;default:z=8b00000000;endcase; endendmodule 第 頁(yè)12西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)6 6、系統(tǒng)仿真及調(diào)試、系統(tǒng)仿真及調(diào)試6.1 仿真仿真通過(guò) QuartusII 軟件，我們進(jìn)行了仿真，其仿真波形如下圖： 圖 6-1 波形仿真圖由設(shè)計(jì)要求可知，本設(shè)計(jì)要求采用可編程邏輯器件實(shí)現(xiàn)一個(gè)流水燈控制電路，8 個(gè)LED 燈能連續(xù)發(fā)出三種不同的流水顯示形式，先是 8 個(gè) LED 燈從左到右依次點(diǎn)亮，然后左邊亮 4 個(gè)，右邊亮 4 個(gè)，最后從中間往

36、兩邊亮、兩邊往中間亮，實(shí)現(xiàn)燈光的移動(dòng)和閃亮效果，從仿真的波形可以看出，實(shí)現(xiàn)了相應(yīng)的功能。在 QuartusII 軟件中利用硬件描述語(yǔ)言描述電路后，用 RTL Viewers 生成的對(duì)應(yīng)的電路圖如下所示： 第 頁(yè)13西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)圖 6-2 用 RTL Viewers 生成的電路6.2 調(diào)試調(diào)試在 QuartusII 軟件中，通過(guò)對(duì)所設(shè)計(jì)的硬件描述語(yǔ)言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們?cè)谠撥浖线M(jìn)行下載配置設(shè)置。調(diào)試過(guò)程為在線調(diào)試。在通過(guò)調(diào)試中，我們發(fā)現(xiàn)了很多問(wèn)題，現(xiàn)歸納如下：（1） 在軟件上能實(shí)現(xiàn)仿真的程序不一定在硬件電路上就能運(yùn)行，原因有很多，這里是由于電路中的時(shí)鐘

37、頻率太快，若不增加一個(gè)分頻電路，燈閃爍時(shí)間太快，肉眼無(wú)法觀察，故設(shè)計(jì)了一個(gè) 20MHZ 到 2HZ 的分頻電路。（2） 由于分頻的運(yùn)算很大，故增加分頻電路后，在 QuartusII 軟件中則不能進(jìn)行正確的仿真，可以直接將程序下載到電路板上去調(diào)試。 第 頁(yè)14西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)7 7、總結(jié)、總結(jié)7.17.1 設(shè)計(jì)小結(jié)設(shè)計(jì)小結(jié)通過(guò)這次課程設(shè)計(jì)，我拓寬了知識(shí)面，鍛煉了能力，綜合素質(zhì)得到較大提高。而安排課程設(shè)計(jì)的基本目的，是在于通過(guò)理論與實(shí)際的結(jié)合、人與人的溝通，進(jìn)一步提高思想覺(jué)悟和領(lǐng)悟力。尤其是觀察、分析和解決問(wèn)題的實(shí)際工作能力。它的一個(gè)重要功能，在于運(yùn)用學(xué)習(xí)成果，檢驗(yàn)學(xué)習(xí)成果。運(yùn)用學(xué)習(xí)成

38、果，把課堂上學(xué)到的系統(tǒng)化的理論知識(shí)，嘗試性地應(yīng)用于實(shí)際設(shè)計(jì)工作，并從理論的高度對(duì)設(shè)計(jì)工作的現(xiàn)代化提出一些有針對(duì)性的建議和設(shè)想。檢驗(yàn)學(xué)習(xí)成果，看一看課堂學(xué)習(xí)與實(shí)際工作到底有多大距離，并通過(guò)綜合分析，找出學(xué)習(xí)中存在的不足，以便為完善學(xué)習(xí)計(jì)劃，改變學(xué)習(xí)內(nèi)容與方法提供實(shí)踐依據(jù)。實(shí)際能力的培養(yǎng)至關(guān)重要，而這種實(shí)際能力的培養(yǎng)單靠課堂教學(xué)是遠(yuǎn)遠(yuǎn)不夠的，必須從課堂走向?qū)嵺`。這也是一次預(yù)演和準(zhǔn)備畢業(yè)設(shè)計(jì)工作。通過(guò)課程設(shè)計(jì)，讓我們找出自身狀況與實(shí)際需要的差距，并在以后的學(xué)習(xí)期間及時(shí)補(bǔ)充相關(guān)知識(shí)，為求職與正式工作做好充分的知識(shí)、能力準(zhǔn)備，從而縮短從校園走向社會(huì)的心理轉(zhuǎn)型期。課程設(shè)計(jì)促進(jìn)了我系人才培養(yǎng)計(jì)劃的完善和課程

39、設(shè)置的調(diào)整。課程設(shè)計(jì)之后，我們普遍感到不僅實(shí)際動(dòng)手說(shuō)，這應(yīng)該是個(gè)警示，在剩下的大學(xué)生活里，我應(yīng)該好好珍惜，好好學(xué)習(xí)各方面的知識(shí)。7.27.2 設(shè)計(jì)收獲設(shè)計(jì)收獲通過(guò)對(duì)流水燈的制作，清楚地看到了自己在 EDA 方面知識(shí)的薄弱，各個(gè)知識(shí)點(diǎn)沒(méi)有聯(lián)會(huì)貫穿，EDA 基礎(chǔ)知識(shí)的掌握也不夠牢固。通過(guò)本次設(shè)計(jì)，我們?cè)趯?duì) EDA 這門(mén)技術(shù)上有了更深刻的認(rèn)識(shí)，也從實(shí)踐的例子中去感受到了 EDA 設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來(lái)的改變與進(jìn)步，充分體會(huì)到了實(shí)際操作的重要性。通過(guò)這次課程設(shè)計(jì)，可以很好的把各個(gè)章節(jié)的模塊融合到一起，對(duì)以后的學(xué)習(xí)，設(shè)計(jì)很有幫助，讓我感覺(jué)自己在動(dòng)手操作方面有質(zhì)上的飛躍。我們不僅掌握 QuartusII 軟件

40、的使用，與此同時(shí)，我們還對(duì)電子設(shè)計(jì)的思路有了更多的認(rèn)識(shí)。通過(guò)對(duì) EDA 設(shè)計(jì)中的 TOP-DOWN 設(shè)計(jì)方式的運(yùn)用，體會(huì)到了對(duì)于一個(gè)大型系統(tǒng)的設(shè)計(jì)方案選取應(yīng)從頂向下的設(shè)計(jì)思路，這與傳統(tǒng)的至底向上的設(shè)計(jì)方式有很大改進(jìn)，且設(shè)計(jì)效率得到大大提高。通過(guò)這次的實(shí)驗(yàn)，理解了電子技術(shù)設(shè)計(jì)的設(shè)計(jì)方法和流程，夯實(shí)了 QuartusII 的操作流程。很顯然，任何的實(shí)踐活動(dòng)，都不可能閉門(mén)造車，是必須去吸取前人的實(shí)踐經(jīng)驗(yàn)，這就要求在課程設(shè)計(jì)的過(guò)程中，從網(wǎng)絡(luò)上，從圖書(shū)館，借尋相關(guān)資料書(shū)籍等，有力地指導(dǎo)課程設(shè)計(jì)。進(jìn)一步認(rèn)清了畢業(yè)走向。這就要求在最后的大學(xué)時(shí)間里，要繼續(xù)夯實(shí)相關(guān)的理論知識(shí)，繼續(xù)多動(dòng)手操作，提高具體的實(shí)踐操作

41、能力，為即將畢業(yè)的工作出路，做好充分的準(zhǔn)備。 第 頁(yè)15西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)7.37.3 致謝致謝在老師們的辛勤指導(dǎo)下，我們小組同學(xué)積極討論和思考，完成本此課程設(shè)計(jì)，此次設(shè)計(jì)，使我們受益匪淺。在此我要感謝電氣信息學(xué)院提供這次課程設(shè)計(jì)的機(jī)會(huì)；感謝電氣信息學(xué)院各位老師的幫組。在這里我要特別感謝陽(yáng)小明老師，在我們的設(shè)計(jì)過(guò)程中，至始至終都得到了陽(yáng)小明老師和李天倩老師的悉心指導(dǎo)，我們的設(shè)計(jì)才得以順利完成。 第 頁(yè)16西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)8 8、參考文獻(xiàn)、參考文獻(xiàn)1 潘松、黃繼業(yè).EDA 技術(shù)實(shí)用教程M.科學(xué)出版社.20012 盧毅編著.VHDL 與數(shù)字電路設(shè)計(jì)M.科技大學(xué)出版.20013

42、 陳瓊、潘禮.FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐M.電子工業(yè)出版社.20054 侯佰亨，顧新編著.VHDL硬件描述語(yǔ)言與實(shí)際應(yīng)用M.西安電子科社.20005 李景華、杜玉遠(yuǎn).可編程邏輯器件與EDA技術(shù)M.東北大學(xué)出版社.20006（美）J.Bhasker . Verilog HDL 硬件描述語(yǔ)言M . 機(jī)械工業(yè)出版社.2000 第 頁(yè)17西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū)說(shuō)明書(shū)附錄一：電路原理圖附錄一：電路原理圖IO1IO2IO3IO4IO5IO6IO7IO8VCCIO19GNDIO10GNDINT11IO/GCLK012VCCINT(3.3VOR2.5V)13IO/GCLK114IO15IO16IO17IO18I

43、O19IO20IO21TMS22TDI23TCK24TDO25IO26IO27IO28IO29IO30VCCIO31GNDIO32IO33IO34IO35IO36IO37IO38IO39IO40IO41IO42IO/DEV_OE43IO/DEV_CLRn44VCCIO145GNDIO46IO47IO48IO49IO50IO51IO52IO53IO54IO55IO56IO57IO58VCCIO259GNDIO60IO61IO/GCLK262IO/GCLK364IO66IO67IO68IO69IO70IO71IO72IO73IO74IO75IO76IO77IO78GNDIO79VCCIO280IO81IO82IO83VCCINT(3.3VOR2.5V)63IO87IO88IO89IO90IO91IO92GNDIO93VCCIO294IO95IO96IO97IO98IO99IO100MAXEPM24