組合邏輯電路

1、組合邏輯電路內(nèi)容提要（ 功能、結(jié)構(gòu)）【掌握】組合邏輯電路的一般分析方法和設(shè)計(jì)方法【熟悉】常見的五種組合邏輯電路中規(guī)模集成組合邏輯電路的應(yīng)用（ 擴(kuò)展與實(shí)現(xiàn)組合邏輯函數(shù)）【了解】組合邏輯電路中的競(jìng)爭(zhēng)和險(xiǎn)象一網(wǎng)上導(dǎo)學(xué)二本章小結(jié)三典型例題四習(xí)題答案網(wǎng)上導(dǎo)學(xué)一 . 一 . 組合邏輯電路的特點(diǎn):p123功能：輸出僅取決于該時(shí)刻的輸入而與電路原狀態(tài)無關(guān)（ 無記憶功能 ）；結(jié)構(gòu) （ 無記憶元件, 無反饋環(huán)路）.二. 二.組合邏輯電路的一般分析方法（組合邏輯電路圖一求解邏輯功能 ）:組合邏輯電路圖一列出邏輯函數(shù)表達(dá)式 （迭代法，由輸入逐級(jí)向后 推）一求標(biāo)準(zhǔn)表達(dá)式或簡(jiǎn)化的表達(dá)式（轉(zhuǎn)換或化簡(jiǎn)）一列出相應(yīng)的真 值表一

2、判斷電路功能。例521（異或門）P124分析圖 5.3.3 邏輯電路1 . 1.迭代法求輸出邏輯表達(dá)式，如圖：圖中,c=葭歷,D=AB,用迭代法求出電路輸出邏輯表達(dá)式F=2 .列出真值表（表5.2.1, P125） 5.2.1鼻戒門真值表ABCI DF0011 000100110001, I11010分析真值表可知該電路是一個(gè)異或門例2.試分析下面電路 a-1 .由上圖可知 E=AB , D=AC , G=BC , 迭代法得 F=E+D+G=AB+AC+BC2 .列出相應(yīng)的真值表器A希出4BCFQ000001001000L111(Ia10111101111由真值表可以看出，該邏輯電路是一個(gè)三人

3、多數(shù)表決電路。三. 三.組合邏輯電路的一般設(shè)計(jì)方法：根據(jù)設(shè)計(jì)要求（要實(shí)現(xiàn)的邏輯功能）一畫出邏輯電路圖.設(shè)計(jì)要求一列出真值表（確定輸入、輸出變量及它們的邏輯關(guān)系）一化簡(jiǎn)寫出簡(jiǎn)化的邏輯表達(dá)式（-或轉(zhuǎn)換成邏輯器件所需的表達(dá)形式） f 畫 出 邏 輯 圖。例5.3.1（多數(shù)表決器）P125 。舉例：設(shè)計(jì)一個(gè)一位加法器（半加器）電路.1. 1.該電路有兩個(gè)輸入 An Bn和二個(gè)輸出Sn和Cn,根據(jù)二進(jìn)制加法規(guī)律列出真值表AnBnSnCn00000110101011012. 2.由真值表寫出邏輯表達(dá)式（化簡(jiǎn)或轉(zhuǎn)換，本題無）Sn=AnBn AnBn An Bn,Cn=An*Bn3. 3.畫出邏輯圖四.組合邏

4、輯電路中的競(jìng)爭(zhēng)和險(xiǎn)象：P12僅P129競(jìng)爭(zhēng)：因門電路的傳輸時(shí)延而造成多路信號(hào)由于經(jīng)過不同路徑產(chǎn)生的時(shí)差現(xiàn)象；險(xiǎn)象：由競(jìng)爭(zhēng)產(chǎn)生的錯(cuò)誤輸出；檢查 (產(chǎn)生條件：輸入OF H +存在互補(bǔ)變化；消除：添加冗余項(xiàng).競(jìng)爭(zhēng)(B=0)*消除方法：參考例5.4.3(P128)四. 四.常見的五種組合邏輯電路：p129-p141 著重于其功能和輸出與輸入的對(duì)應(yīng)邏輯關(guān)系.1. 1. 編碼：將輸入信號(hào)轉(zhuǎn)換成對(duì)應(yīng)的數(shù)碼信號(hào)/一外的-p二&一冗編碼器：互斥輸入，方塊圖、邏輯圖 P130功能表見表5.5.1(P129)優(yōu)先編碼，方塊圖、邏輯圖、功能表P131;人4hAft冗On00000 0Q -1111110L0.1(J0

5、011100Qq01_ Y11 0“ 羸惠二:，-RCF打入 Ur。-(b).配亂3 4 R-!(4)方旅昆 U) CWHI2.,是編碼的2. 譯碼：將輸入的碼組翻譯變換成對(duì)應(yīng)的輸出信號(hào) 逆過程；譯碼器：二進(jìn)制譯碼器，方塊圖、邏輯圖；】 (3 5.5.4 Nd-4tt譯碧， ：W JT*IB (b)功能表見表5.5.3(P133)數(shù)字顯示譯碼器：1入./#11# A a Acrf */#QOOO 口。屯i00100011010 Q0101011001111Q001 n it i1LL1LI00t0D0D110 11dl1111001PIIDQ1111nli0iI10)1111 iionooii

6、iiii1Ll1011dS 5.5.5七段示容星君圖客閣符仔蘇舜0124$7 S 9七段顯示十進(jìn)制數(shù)字十進(jìn)制數(shù)字顯示p133;十進(jìn)制數(shù)碼顯示口,*Ao Aj3.多路選擇器：又叫數(shù)據(jù)選擇器，在地址輸入端的控制下從多路數(shù)據(jù) 輸入中選擇一個(gè)送到公共輸出端.方塊圖，邏輯圖，功能表P134;A55 4選1鬃臂送力功能衰地址碼41W 0建出Yoo0110 / 1 113%叫由功能表可以寫出其輸出表達(dá)式:Y=(AAo)D0 (AAo)Di (AAo)Dz (AAJD34cp一位二進(jìn)制數(shù)比較器 二位二進(jìn)制數(shù)值比較器4. 4. 加法器：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算全加器,逐位進(jìn)位加法器，超前加法器。P137-1414(

7、AZ 星)Aj選1多路選擇器兩種電路0瓦）一位一位 比較HCAS)4.數(shù)值比較器：比較兩個(gè)二進(jìn)制數(shù)的大小。P135-137131&(AB)4-Q /二一&半加器,全加器邏輯圖，（全加器真值表見表5.5.8 P138 ）逐位進(jìn)位加法器（電路簡(jiǎn)單，連接方便，但運(yùn)算速度慢），超前進(jìn)位形成電路（運(yùn)算速度快，但電路復(fù)雜）jA B.FiGG劇對(duì)逐位感成邃，三位二進(jìn)制超前進(jìn)位加法器 五. 五.中規(guī)模集成組合邏輯電路及應(yīng)用：應(yīng)用著重于擴(kuò)展 （分級(jí)擴(kuò)展和級(jí)聯(lián)擴(kuò)展）和實(shí)現(xiàn)組合邏輯函數(shù)（重點(diǎn)多路選擇器和譯碼器）4 HU1La 41.1.中規(guī)模集成譯碼器74139: 2線-4線譯碼器，功能表、邏輯圖 P142粕入幡出

8、由St小4而YiYih匕A匕FtYtr*3YO心九包00000 1111I11)iitI1000t 01111111jiiI1i100101 J01I11Ijiit1i100t11 110!I111ii1I1110001 !1I0I1j1itt11!010I1 I1110t1Iii11111n101 t1111011ii11t1In01111 】111L01iiI1111U1000i iI111I1Dii11j1110011 111i1I10i111111010i i)11I1IJ10ILJ1110111 1J11L1111i0I11111001 1JI111i1ii1011I1101i i1

9、1JI11IJi1101I1II01 i1I111I1i11I0i1I1Ii 】11111111i11110010XXXKI I1111111iI1)11174154 : 4線-16線譯碼器，功能表、邏輯圖，P142-143分級(jí)擴(kuò)展：圖5.6.3,利用允許端用一片74139和四片74154擴(kuò)展為6人& Aq 3招Y|七Y允許控?fù){& Ai A %居力線-64線譯碼器，P145級(jí)聯(lián)擴(kuò)展（補(bǔ)充）：用二片74139實(shí)現(xiàn)3線-8線譯碼器，參考典型例題;12. 2.中規(guī)模集成多路選擇器1Illi Illijdhdiv ny suwsaw74153:雙4選1,功能表P144;分級(jí)擴(kuò)展:4ft4.-MlwdT

10、N- -rcM j 3 Jgigs!dlitfm丑圖5.6.5,用五片74153擴(kuò)展為雙16選1,P147ABCD7ABCD4 ABCD5 ABCD6A -C-0 0 110 1 01111111級(jí)聯(lián)擴(kuò)展(補(bǔ)充)：用74153實(shí)現(xiàn)8選1,參考典型例題；實(shí)現(xiàn)組合邏輯函數(shù)：例 5.6.1,用8選1和4選1實(shí)現(xiàn)三變量函數(shù) p145-147,用8選1;用4選1注：本書利用對(duì)比真值表的方法欠簡(jiǎn)單明瞭， 可用多路選擇器的輸出表達(dá)式和邏輯函數(shù)表達(dá)式對(duì)比的方法，參考典型例題；解：由表 5.6.4 得 F m(2,3,5,6)= ABC ABC ABC ABC,與多 路選擇器比較：F=ABCD0 ABCD1 A

11、BCD2 ABCD3F= ABD0 ABD1 ABD2 ABD3,先確定地址輸入變量，再確定數(shù)據(jù) 輸入變量彳導(dǎo)設(shè)計(jì)四人多數(shù)表決電路314/tJJI月甘）|坨 A. &A5也 儲(chǔ)，、*33135-* A3品Ca4|5岫I TkJ- ) ,)r BJrlr 小班小莊大9出&MbM耳frvmJ-I3至網(wǎng), M)1 咨bw 一二二1 二三&SV/XX ; 一5苗 A w盧B W, At hhh m3. 3.*中規(guī)模集成數(shù)值比較器；級(jí)聯(lián)擴(kuò)展：圖 5.6.9,串行、并行比較，p151（a）串行比較（b）并行比較4. 4.*中規(guī)模集成加法器；四位二進(jìn)制加法器擴(kuò)展為十六位二進(jìn)制加法器A出6%h4/,rt fi

12、Ou%j*iiJ1I01il111111(10Q*0000Qt0*.0100101Q.Q1101000聲,QLI0 l1010*0IIt100010*011111 Q10!001111111 1cg100iI11l1i11015. 5.*中規(guī)模集成優(yōu)先編碼器。8線-3線優(yōu)先編碼器74148功能表級(jí)聯(lián)擴(kuò)展:本章小結(jié)組合邏輯電路是最常見的邏輯電路， 其特點(diǎn)是電路的輸出僅與 該時(shí)刻輸入的邏輯值有關(guān)，而與電路曾輸入過什么邏輯值無關(guān)。組合 邏輯電路中沒有反饋回路，沒有記憶功能。組合邏輯電路的分析較簡(jiǎn)單，目的是由邏輯圖求出對(duì)應(yīng)的真值表。組合邏輯電路的設(shè)計(jì)是分析的逆過程，目的是由給定的任務(wù)列出真值表， 直至

13、畫出邏輯 圖。競(jìng)爭(zhēng)和險(xiǎn)象是實(shí)際工作中經(jīng)常遇到的重要問題， 它們是由器件的 延時(shí)造成的。組合邏輯電路的險(xiǎn)象是過渡性的， 不會(huì)影響穩(wěn)定值的正 確性。本章著重討論了幾種常見的組合邏輯電路：編碼器、譯碼器、多 路選擇器、數(shù)值比較器和加法器。介紹了這些電路的功能、工作原理 和應(yīng)用。并給出了一些典型的、中規(guī)模集成的組合邏輯電路。通過上 述電路的討論，進(jìn)一步學(xué)習(xí)組合邏輯電路的分析和設(shè)計(jì)方法。重點(diǎn)、難點(diǎn)：重點(diǎn)：組合邏輯電路的特點(diǎn)，一般分析方法及設(shè)計(jì)方法； 常見組合邏輯電路的功能及輸入、輸出對(duì)應(yīng)關(guān)系； 中規(guī)模集成組合邏輯電路的擴(kuò)展和實(shí)現(xiàn)組合邏輯函數(shù) （多 路選擇器）；難點(diǎn)：組合邏輯電路的設(shè)計(jì)。典型例題（注：20

14、00.1 2001.7試題）填空題：1.數(shù)值比較器是指能判別兩個(gè)或多個(gè)二進(jìn)制數(shù) 或是否 的電路。（大小，相等）6. 6.數(shù)據(jù)選擇器是指能按需要從中選擇一個(gè)送到輸出端的電路。（幾個(gè)數(shù)據(jù)輸入源）7. 7. 組合電路沒有 功能，它由組成。（記憶，門電總）8. 8.在組合邏輯電路中，反饋電路構(gòu)成的環(huán)路。（沒有）9. 9. 當(dāng)編碼器的幾個(gè)輸入端同時(shí)出現(xiàn)有效信號(hào)時(shí),其輸出端給出優(yōu)先權(quán)較高的輸入信號(hào)的代碼。（優(yōu)先）10.10. 一個(gè)全加器電路，若輸入端為An,Bn和Cn-1,則其加高位 的進(jìn)位端 Cn 邏輯表達(dá)式為：(Cn=(AnBn AnBn)Cn-i+AnBn,或Cn=AnBnCn-1+ AnBnC n

15、-1+ AnBnC n-1+AnBnCn-1)選擇題：1. 1.在以下各種電路中，屬于組合電路的有 o (A,D)A.編碼器B.觸發(fā)器 C.寄存器 D.數(shù)據(jù)選擇器2. 2.組合邏輯電路的設(shè)計(jì)是指 (A)A. A.已知邏輯要求，求解邏輯表達(dá)式并畫邏輯圖的過程B. B.已知邏輯要求，列真值表的過程C. C.已知邏輯圖，求解邏輯功能的過程3. 3.在大多數(shù)情況下，對(duì)于譯碼器而言 o (A)A. A.其輸入端數(shù)目少于輸出端數(shù)目B. B.其輸入端數(shù)目多于輸出端數(shù)目C. C.其輸入端數(shù)目與輸出端數(shù)目幾乎相同4. 4. 組合邏輯電路中的競(jìng)爭(zhēng)險(xiǎn)象 (A)A. A.一般可通過增加邏輯函數(shù)中的冗余項(xiàng)耒消除B. B

16、.“非臨界競(jìng)爭(zhēng)”會(huì)造成錯(cuò)誤邏輯輸出結(jié)果C. C.靜態(tài)險(xiǎn)象會(huì)影響輸出的穩(wěn)態(tài)值簡(jiǎn)答題：1. 1.簡(jiǎn)述組合電路的特點(diǎn)。組合電路的輸出僅取決于該時(shí)刻電路輸入狀態(tài)的組合，而與電路 原來的狀態(tài)無關(guān)。2. 2.簡(jiǎn)述對(duì)組合邏輯電路分析的一般步驟(說出“真值表”、“邏輯電路圖”、“電路用途”、“邏輯表達(dá)式”等這幾個(gè)概 念的先后順序及聯(lián)系)。根據(jù)“邏輯電路圖”求得“邏輯表達(dá)式”，再由“邏輯表達(dá)式”列出 “真值表”，最后根據(jù)“真值表”說出“電路用途”。分析、設(shè)計(jì)及計(jì)算題：1. 1. 分析下圖電路，寫出輸出Y的表達(dá)式，說明電路功能。Y） SA1A0X SAA0Z SAA0M SAAo,電路功能為 2 線一 4 線譯

17、碼器。2. 2.分析下圖電路，寫出輸出Y的表達(dá)式，說明電路功能。Y AB,Y2 AB AB AB AB,Y3 AB，電路功能為一位數(shù)值比較器。3. 3. 用3線一 8線譯碼器T4138組成的一位全加器實(shí)驗(yàn)電路示意圖如下圖所示，接通電源后，電路并未正常工作，檢查電路 的錯(cuò)誤，畫出正確的連線圖（文字說明也可）。該實(shí)驗(yàn)電路示意圖中，譯碼器的輸入接邏輯開關(guān)，輸出Si和Ci 接發(fā)光二極管以及它們的邏輯關(guān)系，Vcc和地接電源均是正確的，電路的唯一錯(cuò)誤是3線一 8線譯碼器T4138的允許控制端&,S2,S3沒有接電壓，譯碼器不能正常工作。正確連接是：S應(yīng)接到高電平（“1”），&，S3應(yīng)接到低電平地（“0”）

18、。4. 4.試用雙四選一數(shù)據(jù)選擇器 CC14529實(shí)現(xiàn)八選一數(shù)據(jù)選擇器功能（地址端信號(hào)A2A1A0數(shù)據(jù)輸入端信號(hào)D7 D0）OCC14529 功能表達(dá)式見下式，外部引線排列見下圖。Yl (D)fl 4j+D 再 Aq+DA羽+5工兒A*)SY產(chǎn)(D的 Ai 冗+Du 擔(dān) A0+DwA K*+DfjA| A.)020 Fl 4中rTTTTTn電路連接如下圖:亳一As 】左CC14529I述而|“廠4- , k 岫1021b4為44位數(shù)值北較5. 5.對(duì)下圖所示電路，寫出邏輯函數(shù)G,E,S的邏輯表達(dá)式。2線一 4線譯碼器74139的功能表及器件管腳排列圖如下O山紫1%_/ /Fl -$3。里丹j6

19、. 6.所示(1) (1)用兩片74139級(jí)聯(lián)，擴(kuò)展成一個(gè)3線一 8線譯碼器(允許添加必要的門電路)；(2) (2) 當(dāng)輸入信號(hào) D2D1D0為(101)2=(5)10 時(shí)，輸出Y7Y6Y5Y4Y3Y2Y1Y0 何值?電路連接如下圖:S2貽 g *5 M，3 。3 B克 At Bl Aq Bq結(jié)入Dg觸附設(shè)昵Al射 M M (K9)0* B3 V 晚 Ai 創(chuàng) M W UB)i 7495 (ZJ(MB).GC)當(dāng)輸入信號(hào)D2D1D的(101)2=(5)10 時(shí)，輸出 Y7Y6Y5Y4Y3Y2Y1Y0 11011111。7. 7. 試用下圖所示的兩片7485型四位比較器構(gòu)成一個(gè)八位數(shù) 的串行比較

20、器。器件(2)為高四位比較，畫出有關(guān)的連線圖。白魚T1 YoT41 明 C2) Al M S3 4 H To 74139(1) *1也同馬AAc匕匕Y&YJ1+中1 ,1 11Q000 110。1n,0 -TO10 】01 ,1Q101I1. L11o j74139功能表輸人輸出解：連線圖如下圖所示3姓甲弋r c心UB)i 俱泡7485 (1) GOB)。YT中里一早早耳A393A2B2A1B1M1B0 O=l)i (A 沖/ 7405 (2)(AB)o習(xí)題、答案 習(xí)題 思考題i .什么是組合邏輯電路？它們?cè)谶壿嬓袨楹徒Y(jié)構(gòu)上有什么特點(diǎn)？2 .如何對(duì)組合邏輯電路進(jìn)行分析？3 .組合邏輯電路的設(shè)計(jì)

21、步驟？4 .如何由任務(wù)的文字描述建立真值表？如何根據(jù)真值表寫出邏輯表 達(dá)式？5 .競(jìng)爭(zhēng)和險(xiǎn)象形成的原因？它們會(huì)有什么危害？6 .什么是互斥輸入的編碼器？其邏輯表達(dá)式是如何利用隨意項(xiàng)得到 最簡(jiǎn)的？7 .什么是優(yōu)先編碼器？其邏輯表達(dá)式是怎樣求得最簡(jiǎn)的？8什么是譯碼器？如何設(shè)計(jì)和應(yīng)用？9 .什么是多路選擇器？如何設(shè)計(jì)和應(yīng)用？10 .如何用多路選擇器實(shí)現(xiàn)邏輯函數(shù)？11 .什么是數(shù)值比較器？如何設(shè)計(jì)和應(yīng)用？12 .什么是全加器？如何設(shè)計(jì)？13 .什么是逐位進(jìn)位加法器？如何設(shè)計(jì)？14 .什么是超前進(jìn)位加法器？其設(shè)計(jì)的依據(jù)什么？填空題i .組合邏輯電路的輸出僅與有關(guān)。組合邏輯電路沒有功能，在其電路中沒有一回

22、路。2 .組合邏輯電路設(shè)計(jì)過程中最重要的一步是,它是目前計(jì)算機(jī)輔助設(shè)計(jì)工具無法實(shí)現(xiàn)的。3 .造成邏輯電路競(jìng)爭(zhēng)險(xiǎn)象的原因是;組合邏輯電路中的險(xiǎn)象是 的； 單個(gè)輸入變化時(shí)，組合邏輯電路不會(huì)產(chǎn)生類型的險(xiǎn)象。4 . 8個(gè)輸入的編碼器，按二進(jìn)制編碼，具輸出的編碼有 位。5 . 3個(gè)輸入的譯碼器，最多可譯碼出一路的輸出。6 . 4選1多路選擇器輸出的函數(shù)表達(dá)式是：7 .全加器有、和 三個(gè)輸入信號(hào)，以及 和 兩個(gè)輸出信號(hào)。練習(xí)題(注：打*題為必做題)(本題太繁,1 .求圖P5. l電路中輸出F1,F2和F3的邏輯表達(dá)式 原為必做題，現(xiàn)取消)圖 P5.12 .組合電路有四個(gè)輸入 A,B,C,D和一個(gè)輸出F。當(dāng)

23、下面三個(gè)條 件中任一個(gè)成立時(shí)，輸出F都等于1。(a) (a)所有輸入等于1;(b) (b)沒有一個(gè)輸入等于1奇數(shù)個(gè)輸入等于1。請(qǐng)列出其真值表，寫出最簡(jiǎn)的與-或表示式。* 3 . (5-8(3)輸入為兩個(gè)二位的二進(jìn)制數(shù) A1, A0和B1, B0,輸 出的二進(jìn)制數(shù)等于輸入兩個(gè)數(shù)的乘積。(a)求輸出端的個(gè)數(shù)；(b)寫出每個(gè)輸出的最簡(jiǎn)邏輯表達(dá)式。* 4.利用二片3線一 8線譯碼器和其它門的組合實(shí)現(xiàn) 4線一 16線 譯碼器。5 .利用九片3線一 8線譯碼器實(shí)現(xiàn)6線 64線譯碼器。* 6 .用兩片八選一多路選擇器和其它門組成十六選一的多路選擇 器。7 .用九片八選一多路選擇器組成六十四選一多路選擇器。*

24、 8 .利用四選一多路選擇器實(shí)現(xiàn)函數(shù)Z SiSo S0V SoSV9 .利用四選一多路選擇器和其它門的組合實(shí)現(xiàn)函數(shù)z Si So SoW vw sW10 .試分析圖5. 6. 10 74283型四位二進(jìn)制加法器。*11 .多路選擇器的功能是在地址碼控制下，從幾個(gè)數(shù)源中選擇一個(gè)，并將其送到一個(gè)公共的輸出端。分路器(Demultiplexer )的功能與多路選擇器相反， 它是將一個(gè)信號(hào)源，按地址碼分送到不同的輸出端(見圖P5.11和表 P5.11),請(qǐng)仿照?qǐng)D5.5 . 8的思路畫出圖P. 11對(duì)應(yīng)的邏輯圖。I I0D0A. A| u Q0D表 P5.11(a)(b)12 .試結(jié)合圖5. 4. 5

25、(b)波形圖說明圖5. 4. 5 (a)電路產(chǎn)生 靜態(tài)1險(xiǎn)象的原因。13 .參考圖5. 6. 8并利用圖5. 5. 9和圖5. 5. 10,畫出較簡(jiǎn) 單的兩位二進(jìn)制數(shù)比較器的詳細(xì)邏輯圖。14 .求出表5. 5. 4七段顯示澤碼器a-g各輸出字段的邏輯表達(dá) 式。答案思考題1. 邏輯電路的輸出只與當(dāng)時(shí)輸入的邏輯值有關(guān)， 而與輸入的歷史 情況無關(guān)，這類邏輯電路叫做組合邏輯電路。 組合邏輯電路在結(jié)構(gòu)上 沒有記憶功能，在其電路中沒有反饋構(gòu)成的環(huán)路。2. 分析組合邏輯電路的步驟如下：（ 1）電路中每個(gè)門的輸出標(biāo)以不同的符號(hào)。（ 2）先求每個(gè)門輸出的邏輯表達(dá)式。（ 3）迭代各邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)，直到求出

26、電路輸出的邏輯表達(dá)式，使其僅是電路輸入變量的函數(shù)。（ 4）填寫真值表，分析電路邏輯功能。3. 組合邏輯電路的設(shè)計(jì)步驟如下：1. ） 根據(jù)電路要求列出真值表；2. ） 由真值表畫出卡諾圖；3. ） 由卡諾圖求出簡(jiǎn)化的邏輯表達(dá)式：（4）根據(jù)最簡(jiǎn)的邏輯表達(dá)式畫出邏輯圖。4. 由任務(wù)的文字描述確定輸入、輸出變量及它們對(duì)應(yīng)的邏輯狀態(tài)列出輸入變量各種組態(tài)情況下對(duì)應(yīng)輸出變量的真值表。真值表的每一行對(duì)應(yīng)一個(gè)最小項(xiàng)，可寫出輸出變量等于1 的所有最小項(xiàng)之和即標(biāo)準(zhǔn)與或表達(dá)式（輸入變量為0 以反變量表示, 輸入變量為1 以原變量表示 ）。5. 當(dāng)一個(gè)門的兩個(gè)或兩個(gè)以上的輸入發(fā)生改變時(shí)，由于這些輸入信號(hào)是經(jīng)過不同路徑產(chǎn)

27、生的，不同路徑的傳輸延時(shí)往往又是不同的， 使得各輸入信號(hào)狀態(tài)改變的時(shí)刻有先有后，這種時(shí)差引起的現(xiàn)象稱為競(jìng)爭(zhēng)。由競(jìng)爭(zhēng)產(chǎn)生的錯(cuò)誤輸出就稱為組合邏輯電路的險(xiǎn)象。競(jìng)爭(zhēng)的結(jié)果可能導(dǎo)致險(xiǎn)象發(fā)生并造成錯(cuò)誤的后果, 影響系統(tǒng)的正常工作。6. 互斥輸入的編碼器, 其各個(gè)輸入是互相排斥的，即在同一時(shí)刻只能有一個(gè)輸人端的電位為有效電位。由于各輸入是互斥的，所以允許輸入組合的情況就大大減少，其它不應(yīng)出現(xiàn)的輸入組合所對(duì)應(yīng)的輸出可視為隨意值，以使編碼器的電路較簡(jiǎn)單。7. 優(yōu)先編碼器的各個(gè)輸入之間不是互相排斥的，但各個(gè)輸入端的優(yōu)先權(quán)是不同的,當(dāng)幾個(gè)輸入端同時(shí)出現(xiàn)有效信號(hào)時(shí)，輸出端給出其中優(yōu)先權(quán)最高的那個(gè)輸入信號(hào)所對(duì)應(yīng)的代碼

28、。根據(jù)優(yōu)先編碼器的邏輯功能列出功能表,當(dāng)輸入變量中優(yōu)先級(jí)別較高的為有效值時(shí),則余下優(yōu)先級(jí)別較低的均視為任意值,從而可以方便地由功能表得到最簡(jiǎn)的邏輯表達(dá)式。8. 譯碼是編碼的逆過程。譯碼器的功能是將給定的輸入碼組進(jìn)行翻譯，變換成對(duì)應(yīng)的輸出信號(hào)，對(duì)每一種可能的輸入組合，一個(gè)且僅一個(gè)輸出信號(hào)為有效電位。設(shè)計(jì)方法和組合邏輯電路的設(shè)計(jì)方法相同（略 ）,其應(yīng)用主要是實(shí)現(xiàn)邏輯函數(shù)（譯碼器的輸出是最小項(xiàng)輸出）,數(shù)據(jù)分配器和譯碼器的擴(kuò)展。9. 多路選擇器又叫數(shù)據(jù)選擇器。多路選擇器的功能類似一個(gè)多擲開關(guān)，它在地址碼（或稱選擇控制）電位的控制下，從幾個(gè)數(shù)據(jù)輸入源中選擇一個(gè)，并將其送到一個(gè)公共的輸出端。在數(shù)據(jù)傳輸過程

29、中， 有時(shí)需要利用多路選擇器將幾路信號(hào)在不同時(shí)刻經(jīng)過一路信道進(jìn)行 傳送。10.用多路選擇器實(shí)現(xiàn)邏輯函數(shù)方法：因?yàn)槎嗦愤x擇器的功能表 達(dá)式為Y=E(mi Di),所以應(yīng)首先將要實(shí)現(xiàn)的邏輯函數(shù)變換成標(biāo)準(zhǔn)與 或表達(dá)式形式，再與多路選擇器的功能表達(dá)式相比較，首先確定地址 輸入變量，再確定數(shù)據(jù)輸入變量，最后畫出相應(yīng)的電路連接圖。11實(shí)現(xiàn)對(duì)兩個(gè)n位二進(jìn)制數(shù)進(jìn)行比較并判斷其大小關(guān)系的邏輯電 路稱為數(shù)值比較器。設(shè)計(jì)和應(yīng)用(略)。12 .考慮低位進(jìn)位的二進(jìn)制一位加法器叫全加器，設(shè)計(jì)(略)。13 .低一位的進(jìn)位輸出送到高一位的進(jìn)位輸人端， 進(jìn)位信號(hào)是逐 位生成的，僅當(dāng)?shù)臀粊淼倪M(jìn)位信號(hào)穩(wěn)定有效之后， 本位向高位的進(jìn)

30、位 信號(hào)才能正確地送出，這種加法器稱為“逐位進(jìn)位加法器，設(shè)計(jì)(略),14 .超前進(jìn)位加法器就是通過盡量減小進(jìn)位信號(hào)的生成時(shí)間來提高運(yùn)算速度的。主要是根據(jù)進(jìn)位 Cn的遞推公式Cn= Pn*Cn-1+ Gn, 式中進(jìn)位產(chǎn)生函數(shù) Gn= An*Bn,進(jìn)位傳遞函數(shù) Pn=AnBn,從而直接 得出每位的進(jìn)位信號(hào)，減小了進(jìn)位信號(hào)的生成時(shí)間。填空題1. 1.當(dāng)時(shí)輸入的邏輯值，記憶，反饋。2. 2.(根據(jù)文字描述的設(shè)計(jì)要求)列出真值表。3. 3.器件的傳輸延時(shí),由于各個(gè)輸入信號(hào)經(jīng)過不同路徑產(chǎn)生函數(shù)。4. 4.3。5. 5.8。6. 6. Y (A1AO)D0 (A1A0)D1 (A1AOD2 (AAOD37.

31、 7. 被加數(shù)An,加數(shù)Bn,低位進(jìn)位Cn-1,本位和Sn,本位進(jìn) 位Cn。練習(xí)題1.1.從左向右，逐段由下到下依次的邏輯表達(dá)式分別為:：XY,xyxz xyz,xyyz xyz,xxyxyz xy(xy z) xyz, XYZXYZZ (X Y Z)(X Y Z)Z (XY XY)Z, YXYXYZ XY(XY Z) XYZ, Fi xYZxyz(xY xy)z xYZ xyz xYz xyz f2 XYxYzxyz XY xYz XYZ XY XZ YZ; (b)：A B AB, A AB A B, B AB A B, A B A B C (A B)(A B)C (AB AB)C A B

32、A B (AB AB)C (AB AB) AB ABC Ab ab C,(Ab ab)c c Ab ab c,f3 Ab ab c Ab ab c (ab ab c)(Ab ab c) Abc aBc abc ABC.2a列出真值表：ABCDf00001000110010100110010010101001100011111000110010101001011111000110111110111111b.用卡諾圖化簡(jiǎn): c.寫出邏輯表達(dá)to1101 11010 10111口1011100001 fl0001式: F ABC ABD ACD BCD ABC ABD ACD BCD3.(a)列出真

33、值表：(5-8.(3)A1 A0 B1B0 Y3 Y2 Y1 Y00 0 XX0000X X 0000000 1 0100011 0 0 0 1 01 1 0 0 1 11 0 0 1 0 0 1 01001001101101 1 0 1 0 0 1 1100110111001所以輸出端的個(gè)數(shù)是4個(gè)； (b)由真值表求得邏輯表達(dá)式:Y3=A1A0B1B0,Y2=AiA0biB0 Ai 瓦B1B0 A1A0B1BO A1AOB1 A1B1可AlAoBi麗 A1AoB1Bo A1 A0b1Bo A1AOB1B0 A1AoB1Bo A1A0B1B；Y1= A1A0B1 A1 AObo A1B1B0

34、A0B1BOY0=A0 耳B0AABiBoAA0B1B0AA0BiB0 =AiA)B0A1A0B0A0B0。4.（5-1）3線-8線譯碼器74LS138真值表“ H l.i 1 II lli-1. 1幡人 m ，一 二-后1易瓦& & a AF. Tt 幾 7* K 兀 T. H0 L, x1 !11Xi f： 0.、二1tiQt1 f nr；g liaiJTr-100100i10”人1001. 10 r0p,， II X； ,-,.X工二一爐X X-f xxX ；000二二 Q01010Q11100,10111011111】11 i.1i1111口ri111111011i111.110111

35、111110111111110111111110.111J11111111111101電路連接圖：（主要利用控制端S和S作為擴(kuò)展輸入端D3,兩片輸 出端并列輸出）力PTT4138uT4138 g+ 5V1 - .-. IDi Di ft .5.參考教材P145ffl 5.6.3分級(jí)擴(kuò)展，第一級(jí)用一片3線-8線譯碼器, 其8個(gè)輸出句Y0 Y7分別接到第二級(jí)八片3線-8線譯碼器的允許控 制端S2（或&）,第二級(jí)八片3線-8線譯碼器的并列輸出作為總的輸 出（Y0 Y63）,第一級(jí)3線-8線譯碼器的輸入A2A1A漏A5A4A3,第 二級(jí)八片3線-8線譯碼器的輸入A2A1A瞼部并聯(lián)接A2A1A0,電路

36、連接圖略。6. （5-2）電路連接如圖DOAOAJ應(yīng)AlA1*；. fdIo Jll J12J13 AuJ15也-ED-7 .參考教材P147圖5.6.5分級(jí)擴(kuò)展，第一級(jí)用八片八選一多路 選擇器進(jìn)行第一次選擇，數(shù)據(jù)輸入端D0-D7并列接D0-D63,地址 輸入端A2A1A瞼部并聯(lián)接A2A1A0其輸出分別接到第二級(jí)一片八 選一多路選擇器的數(shù)據(jù)輸入端 D0-D7,地址輸入端A2A1A喉A5A4A3其輸出Y作為六十四選一多路選擇器的輸出，電路連接圖 略。8 .(5-3)利用多路選擇器實(shí)現(xiàn)函數(shù)的步驟是：(本書采用對(duì)比真值 表的方法較繁，故未采用)(a)將所要實(shí)現(xiàn)的函數(shù)表示成最小項(xiàng)之和的形式，Z=S1s

37、o+S0VS0SV=S1S0V 柒V S1S0(V V)(b)與多路選擇器的輸出表達(dá)式對(duì)比， n 1 Ymi Di A1A0D0 A1A0D1 A1A0D2 A1A0D3i 0首先確定地址輸入變量，令A(yù)1=S1,A0=S0則Y S1S0D0 SISoDi gS0D2 S1S2D3 再與Z函數(shù)對(duì)比，確定數(shù)據(jù)輸入變量，令Do V,Di V,D20,D3 1,使得Y=Z(C)畫出相應(yīng)的電路連接圖(注：允許控制S低電平有效)AiY1m74153雙，選ISo Ao多路選擇器Do Dt Dl Da S9.(a)將所要實(shí)現(xiàn)的函數(shù)表示成最小項(xiàng)之和的形式Z S1 S0 S0W VW S0WS1Svw S1s0

38、S1S0 s1s0(b)與多路選擇器的輸出表達(dá)式對(duì)比，n 1 Y mi Di A1A0D0 A1A0D1 A1 A0D2 A1A0D3 i 0首先確定地址輸入變量，令A(yù)1=S1,A0=S0則Y S1S0D0 S1S0D1S0d2 S1S2D3 再與Z函數(shù)對(duì)比，確定數(shù)據(jù)輸入變量，令Do VW,D D2 D3 1,使 Y=Z,(C)畫出相應(yīng)的電路連接圖SiAl YSoAoDO DI D2 D3 S注：本題也可以用雙4選1多路選擇器擴(kuò)展為8選1來做，具體 做法略。#10.略。11.由真值表P5.11，列出輸出Y的表達(dá)式，Y0 A1A0d,y Aad* aa0d,Y3 aad,畫出相應(yīng)的邏輯圖Yi12

39、.由于A信號(hào)經(jīng)過反相器，波形不僅反相，而且附加了傳輸延遲(見教材P129圖5.4.5（b）中的A K波形），當(dāng)B=C=1使M和L出現(xiàn)互補(bǔ)狀態(tài)時(shí)，就會(huì)出現(xiàn)靜態(tài)1險(xiǎn)象（見圖中L、M和F的波形）。#13.略。14.根據(jù)P133表5.5.4七顯示譯碼器功能表求得 Ya-Yg的邏輯表達(dá)式,再經(jīng)化簡(jiǎn)得,IF.n4 A.+I _二二/二 亡LJ1?卜產(chǎn)年.： : f Sy=3110 + #*44+T# =扁Ji + 4.F尸小出9/0 + /131 ，j HH b： 5-4.試分析圖P5.1電路的邏輯功能，寫出輸出F的表達(dá)式。解：F1=AB+AC+BCF2=AAB BAB CCD DCD AAB BAB C

40、CD DCD(A AB)(B AB) (C CD)(D CD)(A B)(A B) (C D)(C D)F3= AB AB CD CD5-5.試分析圖P5.2所示電路的邏輯功能，寫出輸出F的表達(dá)式。F1= ABC ABC ABC ABC ,判奇電路，F(xiàn)2=5-6一AB AC BC,多數(shù)表決電路試分析圖P5.3電路中各輸出邏輯函數(shù)的表達(dá)式F0=SA? Ai Ao,SA2A1A05-7.S=S1 S2S3 =S1S2S3 ,F1=SA2AiAo, F3= SA2A1A0, F5= SA2A1A0F7= SA2A1 Ao試分析圖P5.4電路，寫出輸出F2=F4=F6=,SA2 A1Ao,SA2 Ai

41、 Ao,電路的邏輯功能F的表達(dá)式，列出真值表，說明F2= I 7 I 6 I 5 I 4F1=I 7 I 6 I 3 I 2F0= I 7 I 5I 3I 1I7I6I5I4I3I2I1I0F2F1F00xxxxxxx11110xxxxxx110110xxxxx1011110xxxx10011110xxx011111110xx0101111110x0011111111x000電路的邏輯功能為3線-8線優(yōu)先編碼器.5-8.試用門電路實(shí)現(xiàn)下列邏輯函數(shù)，畫出邏輯圖。(1)三變量判偶電路(三變量中，有偶數(shù)個(gè)變量為1時(shí),輸出為1, 否則輸出為0);(2)三變量多數(shù)表決電路(三變量中，有A 2個(gè)變量為1時(shí)，輸出 為1,否則為0)