基于FPGA的數(shù)字濾波器的設計與實現(xiàn)

1、基于fpga的數(shù)字濾波器的設計與實現(xiàn)在信息信號處理過程中,如對信號的過濾、檢測、預測等,都要用法到,數(shù)字濾波器是數(shù)字信號處理中用法最廣泛的一種辦法,常用的數(shù)字濾波器有無限長單位脈沖響應（iir）濾波器和有限長單位脈沖響應（fir）濾波器兩種。對于應用設計者,因為開發(fā)速度和效率的要求很高,短期內(nèi)不行能全面了解數(shù)字濾波器相關的優(yōu)化技術,需要花費很大的精力才干使設計出的濾波器在速度、資源利用、性能上趨于較優(yōu)。而采納調(diào)試好的ip核需要向公司購買。本文采納了一種基于 builder的設計辦法,以一個低通的16階fir濾波器的實現(xiàn)為例,通過生成的濾波器頂層模塊文件與a/d模塊文件設計,在聯(lián)星科技的nc-2

2、000c試驗箱上驗證了利用該辦法設計的數(shù)字濾波器工作正確牢靠,能滿足設計要求。1 fir濾波器的參數(shù)設計1.1 設計要求數(shù)字濾波器事實上是一個采納有限精度算法實現(xiàn)的線性非時變離散系統(tǒng),它的設計步驟為先按照需要確定其性能指標,設計一個系統(tǒng)函數(shù)h（z）靠近所需要的技術指標,最后采納有限精度算法實現(xiàn)。本系統(tǒng)的設計指標為：設計一個16階的低通fir濾波器,對模擬信號的采樣頻率fs為48khz,要求信號的截止頻率fc=10.8khz,輸入序列為寬為9位（最寬位為符號位）。1.2 fir濾波器的參數(shù)選取設計頻率挑選性數(shù)字濾波器時,通常希翼能有近似恒定的頻響幅度,并盡量減小通帶內(nèi)的相位失真,斜率為整數(shù)的線性

3、相位對應于時域中容易的延時,他在頻域中可將相位失真降低到最小的程度,用matlab提供的濾波器設計的特地工具箱-fdatool設計濾波器,滿足要求的fir濾波器幅頻特性,1所示。2 數(shù)字濾波器的dsp builder設計2.1 dsp builder介紹dsp builer是altera推出的一個數(shù)字信號處理（dsp）開發(fā)工具,他在 ii fpga設計環(huán)境中集成了的matlab和simulink dsp開發(fā)軟件。對dsp builder而言,包括dsp系統(tǒng)的建模,系統(tǒng)級仿真、設計模型向硬件描述語言代碼的轉(zhuǎn)換、rtl（register transfer level,規(guī)律綜合）級功能仿真測試、編譯

4、適配和布局布線、時序?qū)崟r仿真直至對dsp目標器件的編程配置,囫圇開發(fā)流程幾乎可以在頂層的開發(fā)工具matlab/simulink同一環(huán)境中完成。2.2 fir 濾波器算法模型建立按照fir濾波器原理,可以利用fpga來實現(xiàn)fir濾波電路,dsp builder設計流程的第一步是在matlab/simulink中舉行設計輸入,即matlab的simulink環(huán)境中建立一個mdl模型文件,用圖形方式調(diào)用altera dsp builder和其他的simulink庫中的圖形模塊,構(gòu)成系統(tǒng)級或算法級設計框圖（或稱simulink建模）。2.3 基于dsp builder的系統(tǒng)級仿真輸入信號采納頻率分離為

5、f1=8khz和f2=16khz的兩個正弦信號舉行疊加,其中的仿真波形2所示,從fir濾波電路的仿真結(jié)果看出,輸入信號通過濾波器后輸出基本上變成單頻率的正弦信號,至此完成了模型仿真。3 基于 fpga的數(shù)字濾波器的實現(xiàn)3.1 運用modelsim舉行功能仿真在dsp builder中舉行的仿真是屬于系統(tǒng)驗證性質(zhì)的,是對mdl文件舉行的仿真,并沒有對生成的vhdl代碼舉行過仿真。實際上,生成vhdl描述是rtl級的,是針對詳細的硬件結(jié)構(gòu)的,這兩者之間有可能存在軟件理解上的差異,轉(zhuǎn)換后的vhdl代碼實現(xiàn)可能與mdl模型描述的狀況不徹低相符,這就需要針對生成的rtl級vhdl代碼舉行功能仿真。我們利

6、用modelsim來對生成的vhdl代碼舉行功能仿真。設置輸入輸出信號均為模擬形式,浮現(xiàn)3所示的仿真波形,可以看到這與simulink里的仿真結(jié)果基本全都。即可在quartus ii環(huán)境下的硬件設計。3.2 在fpga器件中實現(xiàn)fir濾波器用fpga實現(xiàn)的數(shù)字濾波器處理的是數(shù)字信號,在實際應用中,首先就要用a/d轉(zhuǎn)化器對模擬信號舉行采樣與量化。傳統(tǒng)的辦法多數(shù)是用cpu或完成的,缺點是控制周期長,速度慢。而利用同步時序狀態(tài)機來控制a/d采樣是一種既容易牢靠,又能顯著提高采樣周期的行之有效的辦法。在quartus ii環(huán)境通過vhdl語言按要求設計該狀態(tài)機并轉(zhuǎn)換為.bsf文件;打開dsp builder建立的quartus ii項目文件fir.qpf及fir.vhd并轉(zhuǎn)換為相應的.bsf文件,由此可以得到對應設計的模塊,4所示,調(diào)用這兩個模塊建立新的頂層原理圖文件,在軟件環(huán)境里通過時序仿真,指定器件管腳、舉行編譯、最后下載到試驗箱的ep1k10tc100-3器件中。4 結(jié)語用產(chǎn)生所要求的兩個不同頻率的正弦信號,就可以上看到濾