基于多種EDA工具的FPGA設(shè)計(jì)

1、基于多種eda工具的fpga設(shè)計(jì)設(shè)計(jì)輸入包括用法硬件描述語(yǔ)言hdl、狀態(tài)圖與原理圖輸入三種方式。hdl設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除ieee標(biāo)準(zhǔn)中與 hdl兩種形式外，尚有各自fpga廠家推出的專(zhuān)用語(yǔ)言，如下的ahdl。hdl語(yǔ)言描述在狀態(tài)機(jī)、控制規(guī)律、功能方面較強(qiáng)，使其描述的電路能特定綜合器（如synopsys公司的fpga compiler ii或fpga express）作用下以詳細(xì)硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路規(guī)律、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在altera公司quartus軟件環(huán)境下，可以用法momory

2、 editor對(duì)內(nèi)部memory舉行挺直編輯置入數(shù)據(jù)。常用方式是以hdl語(yǔ)言為主，原理圖為輔，舉行混合設(shè)計(jì)以發(fā)揮二者各自特色。通常，fpga廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入舉行處理。如quartus與foundation都可以把edif網(wǎng)表作為輸入網(wǎng)表而挺直舉行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方舉行后續(xù)處理。2.2 設(shè)計(jì)綜合綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)舉行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)計(jì)劃。也就是是說(shuō)，被綜合的文件是hdl文件（或相應(yīng)文件等），綜合的依據(jù)是規(guī)律設(shè)計(jì)的描述和各

3、種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)計(jì)劃，該計(jì)劃必需同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿足要求的計(jì)劃可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或臨近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。fpga compiler ii是一個(gè)完美的fpga規(guī)律分析、綜合和優(yōu)化工具，它從hdl形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟。其中，分析是采納synopsys標(biāo)準(zhǔn)的hdl語(yǔ)規(guī)矩則對(duì)hdl源文件舉行分析并訂正語(yǔ)法錯(cuò)誤；綜合是以選定的fpga結(jié)構(gòu)和器件為目標(biāo)，對(duì)hdl和fpga網(wǎng)表文件舉行規(guī)律綜合；而優(yōu)化則是按照用戶的設(shè)計(jì)

4、約束對(duì)速度和面積舉行規(guī)律優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的fpga網(wǎng)表文件，以供fpga布局和布線工具用法，即將電路優(yōu)化于特定廠家器件庫(kù)，自立于硅持性，但可以被約束條件所驅(qū)動(dòng)。利用fpga compiler ii舉行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前project下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)舉行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持挑選、優(yōu)化目標(biāo)等設(shè)置后，即可舉行綜合與優(yōu)化。在此可以將兩步自立舉行，在兩步之間舉行約束指定，如時(shí)鐘確實(shí)定、通路與端口的延時(shí)、模塊的算子分享、寄存器的扇出等。假如設(shè)計(jì)模型較大，可以采納層次化方式舉行綜合，先綜合下級(jí)模塊，后綜合上級(jí)模塊。在舉行上級(jí)模塊綜合埋設(shè)置下級(jí)模塊為don

5、't touch，使設(shè)計(jì)與綜合過(guò)程合理化。綜合后形成的網(wǎng)表可以以edif格式輸出，也可以以vhdl或verilog hdl格式輸出，將其導(dǎo)入fpga設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專(zhuān)用軟件中，就可舉行后續(xù)的fpga芯片的實(shí)現(xiàn)。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源用法狀況、綜合后層次信息等。2.3 仿真驗(yàn)證從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指用法設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)舉行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作狀況。前仿真是指僅對(duì)規(guī)律功能舉行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及詳細(xì)器件的硬件特性，如延

6、時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上舉行的仿真稱(chēng)為后仿真，它是臨近真切器件運(yùn)行的仿真。2.4 設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把規(guī)律映射到目標(biāo)器件結(jié)構(gòu)的資源中，打算規(guī)律的最佳布局，挑選規(guī)律與輸入輸出功能銜接的布線通道舉行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通?？煞譃槿缦挛鍌€(gè)步驟。（1）轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件舉行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。（2）映射：將網(wǎng)表中規(guī)律門(mén)映射成物理元素，即把規(guī)律設(shè)計(jì)分割到構(gòu)成可編程規(guī)律陣列內(nèi)的可配置規(guī)律塊與輸入輸出塊及其它資源中的過(guò)程。（3）布局與布線：布局是指從映射取出定義的規(guī)律和輸入輸出塊，并把它們分配到fpga內(nèi)

7、部的物理位置，通常基于某種先進(jìn)的算法，如最小分割、模擬退火和普通的受力方向張弛等來(lái)完成；布線是指利用自動(dòng)布線軟件用法布線資源挑選路徑試著完成全部的規(guī)律銜接。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)囫圇信號(hào)通道執(zhí)行時(shí)序分析，因此可以用法約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。（4）時(shí)序提取：產(chǎn)生一反標(biāo)文件，供應(yīng)后續(xù)的時(shí)序仿真用法。（5）配置：產(chǎn)生fpga配置時(shí)的需要的位流文件。在實(shí)現(xiàn)過(guò)程中可以舉行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置

8、的下載形式，以使后續(xù)位流下載正常。2.5 時(shí)序分析在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估量的布線延時(shí)舉行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)舉行靜態(tài)時(shí)序分析。從某種程序來(lái)講，靜態(tài)時(shí)序分析可以說(shuō)是囫圇fpga設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析全部關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的規(guī)律和時(shí)序，以便計(jì)算各通中性能，識(shí)別牢靠的蹤跡，檢測(cè)建立和保持時(shí)光的協(xié)作，時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。雖然xilinx與altera在fpga開(kāi)發(fā)

9、套件上擁有時(shí)序分析工具，但在擁有第三方特地時(shí)序分析工具的狀況下，僅利用fpga廠家設(shè)計(jì)工具舉行布局布線，而用法第三方的特地時(shí)序分析工具舉行時(shí)序分析，普通fpga廠商在其設(shè)計(jì)環(huán)境下皆有與第三方時(shí)序分析工具的接口。synopsys公司的primetime是一個(gè)很好的時(shí)序分析工具，利用它可以達(dá)到更好的效果。將綜合后的網(wǎng)表文件保存為db格式，可在primetime環(huán)境下打開(kāi)。利用此軟件查看關(guān)鍵路徑或設(shè)計(jì)者感愛(ài)好的通路的時(shí)序，并對(duì)其舉行分析，再次對(duì)本來(lái)的設(shè)計(jì)舉行時(shí)序結(jié)束，可以提高工作主頻或削減關(guān)鍵路徑的躚 時(shí)。與綜合過(guò)程相像，靜態(tài)時(shí)序分析也是一個(gè)重復(fù)的過(guò)程，它與布局布線步驟緊密相連，這個(gè)操作通常要舉行多

10、次直到時(shí)序約束得到很好的滿足。在綜合與時(shí)序仿真過(guò)程中交互用法primetime舉行時(shí)序分析，滿足設(shè)計(jì)要求后即可舉行fpga芯片投片前的終于物理驗(yàn)證。2.6 下載驗(yàn)證下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到詳細(xì)的fpga芯片中，也叫芯片配置。fpga設(shè)計(jì)有兩種配置形式：挺直由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜舉行配置；由外圍配置芯片舉行上電時(shí)自動(dòng)配置。因fpga具有掉電信息走失的性質(zhì)，因此可在驗(yàn)證初期用法電纜挺直下載位流，如有須要再將燒錄配置芯片中（如xilinx的xc18v系列，altera的epc2系列）。用法電纜下載時(shí)有多種直載方式，如對(duì)xilinx公司的fpga下載可以用法j

11、tag programmer、hardware programmer、prom programmer三種方式，而對(duì)altera公司的fpga可以挑選jtag方式或passive serial方式。因fpga大多支持ieee的jtag標(biāo)準(zhǔn)，所以用法芯片上的jtag口是常用下載方式。將位流文件下載到fpga器件內(nèi)部后舉行實(shí)際器件的物理測(cè)試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證實(shí)了設(shè)計(jì)的正確性。電路驗(yàn)證對(duì)fpga投片生產(chǎn)具有較大意義。3 基于多種eda工具的fpga設(shè)計(jì)仿真工具modelsim與綜合工具fpga compiler ii及布線工具foundation series或quartus相協(xié)作實(shí)現(xiàn)fpga設(shè)計(jì)流程圖3所示。在設(shè)計(jì)輸入階段，因modelsim僅支持vhdl或verilog hdl，所以在選用多種設(shè)計(jì)輸入工具時(shí)，可以用法文本編輯器完成hdl語(yǔ)言的輸入，也可以利用相應(yīng)的工具以圖形方式完成輸入，但必需能夠?qū)С鰧?duì)應(yīng)的vhdl或verilog hdl格式。近年來(lái)浮現(xiàn)的圖形化hdl設(shè)計(jì)工具，可以接收規(guī)律結(jié)構(gòu)圖、狀態(tài)轉(zhuǎn)換圖、