VerilogLED數(shù)碼管驅(qū)動電路設(shè)計

1、!-項目編號Item No.06項目名稱ItemLED數(shù)碼管驅(qū)動電路 設(shè)計訓(xùn)練對象Class微電子技術(shù)專業(yè)學(xué)時Time4課程名稱Course可編程邏輯器件應(yīng)用教材TextbookCPLD/FPGA應(yīng)用技術(shù)目的Objective1. 熟練使用Quartus II ，掌握整個 CPLD/FPGA開發(fā)流程；2. 掌握LED數(shù)碼管靜態(tài)顯示的 Verilog HDL 設(shè)計方法;3. 掌握LED數(shù)碼管動態(tài)顯示的 Verilog HDL設(shè)計方法實訓(xùn)2 LED數(shù)碼管驅(qū)動電路設(shè)計與實現(xiàn)一、實訓(xùn)設(shè)備、工具與要求1. 實訓(xùn)設(shè)備、工具PC電腦、FPGA開發(fā)系統(tǒng)、Quartus II 應(yīng)用軟件。2.實訓(xùn)要求每位學(xué)生獨立

2、完成項目的制作并撰寫實訓(xùn)報告；項目制作完成后由制作者按“驗收標(biāo)準(zhǔn)”測試功能與參數(shù)，指導(dǎo)教師驗收并登記成績; 項目經(jīng)指導(dǎo)教師驗收后，由學(xué)生將全部實驗設(shè)備整理后交指導(dǎo)教師驗收并登記； 實訓(xùn)結(jié)束后1周內(nèi)交實訓(xùn)報告。二、實訓(xùn)涉及的基本知識1.請畫出七段LED數(shù)碼管顯示電路的輸入輸出結(jié)構(gòu)inOin1in2in32.列表描述共陰七段數(shù)碼顯示電路的輸入輸出關(guān)系和顯示結(jié)果?七段數(shù)碼管顯示電路輸入七段數(shù)碼管顯示電路輸出LED顯示字形in3 in2 in1 in0gfedcba100000111111000010000110100101011011200111001111301001100110401011101

3、1015011011111006011100001117100011111118100111001119三、實訓(xùn)綜合電路（七段譯碼器電路框圖）動態(tài)顯示電路框圖:ah/；4：uOchrvlSC*EtCKTipcnt：u1模10計數(shù)單個數(shù)碼管顯示電路框圖:rvtfenpin25：u0Ch lk£Ch飛tcntOiulfilPHqidijan:u2ledfb,.UI rscanlj.,Dl四、實訓(xùn)步驟1.閱讀Altera Cyclongll開發(fā)系統(tǒng)用戶手冊，畫出七段數(shù)碼管的電路圖和連接引腳。信號clkrstled6led5led4led3led2led1led0sca n3scan2sca

4、 n1scan0引 腳89907374758385868797100102104值868773747515381828396981001022. 設(shè)計應(yīng)用工程，將十進制的0-9的BCD碼轉(zhuǎn)換成七段數(shù)碼管的顯示碼（組合邏輯電路）七段LED數(shù)碼管顯示電路的 Verilog代碼: module qidua n_0(c nt,led);inp ut out putreg3:0 ent;6:0 led;6:0 led;always(c nt)begincase(c nt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'

5、;b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111; default:led=7'b0111111;endeaseenden dmoduleIT劉已Value

6、S 35序0S entB OC leiE on：11. 1 11 Illi 1 III1 LI _ u 111 11 f”e 1 rijri1 u 1L3. 設(shè)計應(yīng)用工程，四個數(shù)碼管依次靜態(tài)顯示“1”、“2”、“ 3”、“4”;module led_1(a,led); input outp utreg1:0 a;10:0led;10:0led;always(a)beginif(a=2'b00)led<=11'b00010000110;else if(a=2'b01)七段LED數(shù)碼管顯示電路仿真波形圖:endled<=11'b00101011011;e

7、lse if(a=2'b10)led<=11'b01001001111;elseled<=11'b10001100110;en dmoduleVail S E廬QAB；粉3i匸廠e"6ooi6, ns( 00I Micrn10. ILS2D. ¥30. C ns01 X 】o 廠 11ooT Qiqcioqiilix iQQOiiOQiio4. 設(shè)計應(yīng)用工程，單個數(shù)碼管完成從模10計數(shù)功能;分頻器:clk;rst; elk_1h z;module fenpin 25(clk,rst,clk_1hz); input input outp u

8、t always (p osedge clk or p osedge rst) beginregregclk_1h z;23:0ent;if(rst=1'b1)cnt<=24'd0;else if(cnt=13107119)begin cnt<=24'd0; clk_1hz<=clk_1h z; endelseent<=ent+1;end en dmodule十進制計數(shù)器:rst,clk; 3:0 cnt;3:0 cnt;regmodule cnt10(rst,clk,cnt); input outp ut always(posedge clk)

9、 beginif(rst=1'b0) cnt<=4'b000;else if(cnt=4'd9) cnt<=4'b000;elsecnt<=cnt+1;end en dmodule十進制計數(shù)器仿真波形 圖: default:led=7'b0111111;LED譯碼器:module qidua n(cn t,led,sca n); input outp ut outp utreg wire3:0 cnt;6:0 led;3:0 scan;6:0 led;3:0 scan;scan=4'b0001;assig nalways(c n

10、t)begincase(c nt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4

11、9;b1010:led=7'b1110111;endcaseenden dmoduleLED譯碼器仿真波形圖:Vtlu*6 350 catB OC0 l*dB Oil0 sc anA )pz曲.9 nz40 0 nsT60.0 ns1SO.0 nsJS,35 ns-1J；two)X 0001 X 0010X OOH X 0100X 0101 X 0110X 0111 X IDE JoiniiXooooiioXioiiaiiXiooiniXiiooiioXiioiioiXiiiiiooXooooiiiXiiiiiii.1頂層電路Verilog HDL代碼: module cn t10le

12、d(rst,clk,led,sca n); input input out put out put wirewirewirerst;elk;6:0 led;3:0 scan;3:0 ent;6:0 led;3:0 scan;fenpin25 cn t10qidua nu0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz);u1(.clk(clk_1hz),.rst(rst),.cnt(c nt);u2(.c nt(c nt),.led(led),.sca n( sca n);en dmodule框圖:CIKrsi0tanI3.Cl5. 設(shè)計應(yīng)用工程，LED數(shù)碼管動態(tài)顯

13、示分頻器：module div24(clk,rst,sclk);inputrst;inputclk;1, 2, 3, 4”，完成 Verilog HDL 設(shè)計;out putsclk;wire sclk;23:0 cnt;regalways (p osedge clk) beginif(rst=1'b0) cnt<=24'd0;elsecn t<=c nt+1;endassig n sclk=c nt23;en dmodule二位計數(shù)器：module cn t2(sclk,rst,c nt); input input out putregsclk; rst;1:0

14、cnt; 1:0 cnt;always (p osedge sclk) beginif (rst=1'b0) cnt<=2'b00;elsecnt<=cnt+1;enden dmodule二位計數(shù)器仿真波形圖:Value £S.35 I4 0田cntB 130rstA 1e 4sclkA 140. 0 TLEQO.0 HiSO p HEpsnsS. 35 iLMJI _廠srr ID X Li X 00 X 0111 廠麗'00LED譯碼器：module ledyima(c nt,led);input 1:0 cnt;out put10:0led;

15、reg10:0led;always(c nt)begincase(c nt)2'b00:led=11'b00010000110;2'b01:led=11'b00101011011;2'b10:led=11'b01001001111;2'b11:led=11'b10001100110;endcaseenden dmoduleLED譯碼器仿真波形圖:Valt1)M10.0 RSEQ ¥ ns30.0 ns40.0&. 35 lis.田 exitE 1 赧B OOOlt00 1X01X10X11泗；OOOIOOOOHD_X_00101011011 _X_01001 ODLl 11 _X_IDOOlHOOllO_s頂層電路Verilog HDL代碼:elk; rst;module led_0(clk,rst,led);inp u