RocketIO幾個關(guān)鍵問題的解決方案

1、    RocketIO幾個關(guān)鍵問題的解決方案        趙崢嶸, 蘭巨龍 時間:2008年07月28日     字 體: 大 中 小        關(guān)鍵詞:        摘要：關(guān)鍵詞： 同步 彈性存儲器1 RocketIO的特性如圖1，RocketIO(也稱MGT)由物理

2、媒質(zhì)適配層(PMA)和物理編碼子層(PCS)兩部分組成。PCS主要包括發(fā)送FIFO、8B/10B編碼器、8B/10B解碼器、CRC生成與校驗，通路綁定與時鐘修正的Elastic Buffer等。PMA包括串/并轉(zhuǎn)換器、差分接收器、發(fā)送時鐘生成電路、接收時鐘恢復(fù)電路等。以轉(zhuǎn)發(fā)引擎選取的XC2VP70 FF1704系列為例，該芯片最多可提供40路高速收發(fā)器，每路可提供最高3.125Gbps的全雙工帶寬，可支持FibreChannel、Ethernet、Custom、XAUI、Infiniband等高速通信標準。其優(yōu)點有：(1)每個通道支持最高125Gbps的全雙工速率； (2)支持直流和交流耦合方

3、式； (3)可編程差分終端電阻(50、70)；(4)輸出預(yù)加重處理。2 時鐘及復(fù)位考慮到RocketIO的設(shè)計傳輸帶寬是10Gbps，RocketIO的參考時鐘選用差分輸入時鐘，這樣可極大地降低時鐘抖動。同時，利用FPGA內(nèi)部的DCM(數(shù)字時鐘管理器)產(chǎn)生Rocket IO的主時鐘，根據(jù)MGT設(shè)計的四通道綁定，分別送給RXUSRCLK、RXUSRCLK2、TXUSRCLK和TXUSRCLK2。同時，由于DCM的輸出時鐘在LOCKED指示信號無效之前處于非穩(wěn)態(tài)，不適合直接作后級邏輯的參考時鐘。所以，選擇LOCKED作RocketIO的復(fù)位信號TX_RESET和RX_RESET，保證了DCM的輸出

4、時鐘在RocketIO復(fù)位之后才送給下一級邏輯。如再加一級緩沖，保證RocketIO足夠的復(fù)位時間，效果更好。DCM和MGT控制信號的對應(yīng)關(guān)系，如圖2所示。3 通道綁定3.1 錯誤情況分析圖3給出了高速通道的幾種錯誤情況。K碼指示規(guī)則是：當K碼依次為“10”、“00”、“01”時，對應(yīng)數(shù)據(jù)包的包頭(數(shù)據(jù)為“BC95”)、正常數(shù)據(jù)報文、包尾(數(shù)據(jù)為“3CFB”)； 碼為“11”時，表示通道空閑(數(shù)據(jù)為“95FB”)。圖3(a)中，序列DATA1為正確的接收序列，DATA2、DATA3均為錯誤序列。(1)DATA2：發(fā)生了前后兩字節(jié)錯位的現(xiàn)象，數(shù)據(jù)格式不正確；(2)DATA3：在時序上與DATA1

5、不同步，但數(shù)據(jù)格式是正確的。對于錯位接收的原因分析，也可以從圖3(b)看出。對串行輸入的數(shù)據(jù)，串并轉(zhuǎn)換之前的正確接收采樣操作應(yīng)該是采樣時鐘(RxClock)一次性采集到數(shù)據(jù)“b1b2b3b4”。但實際上，由于采用時鐘的不穩(wěn)定及高頻環(huán)境的影響，一次采樣操作卻采集到了數(shù)據(jù)“b1c2b3c4”。3.2 彈性存儲器方案(1)寫FIFO 時鐘電路異步FIFO的寫時鐘產(chǎn)生電路。與內(nèi)部控制邏輯模塊配合，控制異步FIFO的數(shù)據(jù)接收及K碼序列的緩存。對于此時的輸入數(shù)據(jù)，不必考慮格式和數(shù)據(jù)的同步問題。(2)讀FIFO 時鐘電路4個異步FIFO及K碼FIFO的讀時鐘產(chǎn)生電路。與內(nèi)部控制邏輯模塊配合，控制4個異步FI

6、FO及K碼序列的同步輸出。(3)內(nèi)部控制邏輯除了配合讀/寫時鐘電路來控制異步FIFO的讀寫，依據(jù)K碼序列對每個數(shù)據(jù)FIFO的接收數(shù)據(jù)進行整包檢測。具體判斷依據(jù)是根據(jù)K碼“01”表示的包尾，判定FIFO接收到了一個整包。4個FIFO都有一個完整包時，通過讀FIFO時鐘電路控制4個異步FIFO 的同步輸出，完成隨后的通道綁定?？梢钥闯?，整個設(shè)計的關(guān)鍵在于對同步輸出時刻的把握。實現(xiàn)的重點在于內(nèi)部控制邏輯的整包檢測操作上。由于4個FIFO的整包檢測獨立進行，這需要在實際編程實現(xiàn)時精心設(shè)計時序及對容錯情況的考慮。4 工程實現(xiàn)圖5給出了在863課題“T比特路由器”中，基于XILINX的VIRTEXPRO系

7、列的XC2VP70芯片，采用彈性存儲器方案得到的MGT測試數(shù)據(jù)。4.1軟件仿真根據(jù)K碼序列指示，方案在時序上準確實現(xiàn)了4個通道的數(shù)據(jù)對齊輸出，無通道錯位或不同步現(xiàn)象。4.2 工程應(yīng)用(1)測試環(huán)境利用光電轉(zhuǎn)換小板構(gòu)成環(huán)路，測試報文的處理流程為：CPUFPGA光模塊光電轉(zhuǎn)換小板GIGAFPGACPU。如圖6所示。(2)測試結(jié)果圖7為Virtex PRO-XC2VP70上實現(xiàn)兩平面接收、四通道綁定的ChipScope采樣波形。rxk0、rxk1表示兩個平面的碼序列。由碼與通道的對應(yīng)關(guān)系得知，碼為“AA”(即二進制“10101010”)，對應(yīng)數(shù)據(jù)包頭(BC95)；K碼為“FF”(即二進制“11111111”)，對應(yīng)包尾(3CFB)。由圖7知，彈性存儲器方案有效解決了MGT的數(shù)據(jù)同步問題。Rocket