數(shù)字電路系統(tǒng)設(shè)計(jì)中英文課件教程 08 時(shí)序邏輯電路實(shí)踐-Sequential Logic Design Practices課件

1、Chapter 8 Sequential Logic Design Practices ( 時(shí)序邏輯設(shè)計(jì)實(shí)踐)SSI Latches and Flip-Flops (SSI型鎖存器和觸發(fā)器)MSI Device: Counters, Shift Registers (MSI器件：計(jì)數(shù)器、移位寄存器)Others: Documents, Iterative, Failure and Metastability (其它：文檔、迭代、故障和亞穩(wěn)定性)8.1 Sequential-Circuit Documentation Standards (時(shí)序電路文檔標(biāo)準(zhǔn))General Requirement

2、s (一般要求)（P479）Logic Symbols (邏輯符號)：Edge-Triggered, Master/Slave Output ( 邊沿觸發(fā)、主從輸出 )Asynchronous Preset (at the Top) and Clear (at the Bottom) ( 異步預(yù)置（頂端）、異步清零（底端） )8.1 Sequential-Circuit Documentation Standards (時(shí)序電路文檔標(biāo)準(zhǔn))State-Machine Description (狀態(tài)機(jī)描述)Word descriptions, State tables, State Diagram

3、s, Transition Lists (文字、狀態(tài)表、狀態(tài)圖、狀態(tài)轉(zhuǎn)移列表)Timing Diagrams and Specifications ( 時(shí)序圖及其規(guī)范（P481）)CLOCKHtLtclkt觸發(fā)器輸出觸發(fā)器輸出ffpdtcombt組合電路輸出組合電路輸出觸發(fā)器輸入觸發(fā)器輸入holdtsetupt建立時(shí)間容限建立時(shí)間容限setupcomb(max)(max)ffpdclktttt保持時(shí)間容限保持時(shí)間容限holdcomb(min)min(ffpdttt8.2 Latches and Flip-Flops( 鎖存器和觸發(fā)器)SSI Latches and Flip-Flops1Q 1

4、Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D LatchesPRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x112P484P484圖圖8-38-3引腳引腳Switch Debouncing (開關(guān)消抖)+5VSW_LDSWPush(開關(guān)閉合開關(guān)閉合)SW_LDSWPush(開開關(guān)閉合關(guān)閉合)First Contact(閉合第閉合第1次接觸次接觸)ContactBounce(觸點(diǎn)觸點(diǎn)抖動(dòng)抖動(dòng))SW_LDSWIdeal Case (理想情況理想情況)SW_LSW0011SW_LSW0011Push(

5、開關(guān)閉合開關(guān)閉合)0011SW_LSW0011SW_LSW1100單刀雙擲單刀雙擲(SPDT,Single-pole, Double-throw)優(yōu)點(diǎn)優(yōu)點(diǎn): 1、使用芯片數(shù)少、使用芯片數(shù)少; 2、 不需要上拉電阻不需要上拉電阻; 3、可以產(chǎn)生兩種極性的輸入信號、可以產(chǎn)生兩種極性的輸入信號. SW_LSWDSWPush(開關(guān)閉合開關(guān)閉合)P486 圖圖8-5問題：問題：q 為什么不應(yīng)該同高速為什么不應(yīng)該同高速CMOSCMOS器件一起使用？器件一起使用？QQLS QR Q+5V避免門輸出發(fā)生瞬時(shí)短路避免門輸出發(fā)生瞬時(shí)短路Bus Holder Circuit (總線保持電路)三態(tài)總線：任何時(shí)刻，最多

6、只有一個(gè)輸出可以驅(qū)動(dòng)總線三態(tài)總線：任何時(shí)刻，最多只有一個(gè)輸出可以驅(qū)動(dòng)總線沒有沒有輸出去驅(qū)動(dòng)總線，總線輸出去驅(qū)動(dòng)總線，總線“懸空懸空”，會(huì)如何？，會(huì)如何？造成流入器件輸出端的電流過大造成流入器件輸出端的電流過大解決辦法：接上拉電阻到高電平解決辦法：接上拉電阻到高電平問題：上拉電阻阻值的選??？問題：上拉電阻阻值的選取？過大，過大，RC時(shí)間常數(shù)大，轉(zhuǎn)換時(shí)間慢時(shí)間常數(shù)大，轉(zhuǎn)換時(shí)間慢過小，消耗的電流太多過小，消耗的電流太多Bus Holder Circuit (總線保持電路)ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7S

7、DATA線路由高線路由高/低變?yōu)榈妥優(yōu)閼铱諘r(shí)，懸空時(shí)，總線保持原態(tài)總線保持原態(tài)線路在高線路在高/低間低間轉(zhuǎn)換時(shí)，轉(zhuǎn)換時(shí)，總線通過電阻總線通過電阻R提供小電流提供小電流Multibit Registers and Latches(多位鎖存器和寄存器)D QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RD回顧：回顧：鎖存器的應(yīng)用鎖存器的應(yīng)用 多位鎖存器多位鎖存器寄存器（寄存器（register）共用同一時(shí)鐘的多個(gè)共用同一時(shí)鐘的多個(gè)D 觸發(fā)器組合在一起觸發(fā)器組合在一起通常用來存儲一組通常用來存儲一組相關(guān)的二進(jìn)制數(shù)。相關(guān)的二進(jìn)制數(shù)。4-bit Register(4位寄存器

8、74x175)6 6位寄存器位寄存器7474x174x174P488P488圖圖8-98-91D2D3D4DCLKCLR_L8-bit Register7474x374x374（三態(tài)輸出）三態(tài)輸出）P489P489圖圖8-108-10OE輸出使能輸出使能7474x377x377（時(shí)鐘使能）（時(shí)鐘使能）7474x273x273（異步清零）異步清零）CLK7474x374x374（輸出使能）輸出使能）7474x377x377（Clock Enable, Clock Enable, 時(shí)鐘使能）時(shí)鐘使能）ENEN二選一多路復(fù)用結(jié)構(gòu)二選一多路復(fù)用結(jié)構(gòu)寄存器（寄存器（registerregister）和鎖

9、存器（和鎖存器（latchlatch）有什么區(qū)別？有什么區(qū)別？ 寄存器：邊沿觸發(fā)特性寄存器：邊沿觸發(fā)特性 鎖存器：鎖存器：C C有效期間輸出跟隨輸入變化有效期間輸出跟隨輸入變化74x374輸出使能輸出使能8位寄存器位寄存器74x373輸出使能輸出使能8位鎖存器位鎖存器8.4 Counter (計(jì)數(shù)器)Modulus: The number of states in the cycle （模：循環(huán)中的狀態(tài)個(gè)數(shù)）A modulo-m counter, or sometimes, a divide-by-m counter ( 模m計(jì)數(shù)器, 又稱 m分頻計(jì)數(shù)器）Any clock sequentia

10、l circuit whose state diagramContain a Single cycle.(狀態(tài)圖中包含有一個(gè)循環(huán)的任何時(shí)鐘時(shí)序電路狀態(tài)圖中包含有一個(gè)循環(huán)的任何時(shí)鐘時(shí)序電路)8.4 Counter (計(jì)數(shù)器)An n-bit binary counter (n位二進(jìn)制計(jì)數(shù)器)S1S2S3SmS5S4ENENENENENENENENENENENENEN8.4 Counter (計(jì)數(shù)器)Modulus: The number of states in the cycle （模：循環(huán)中的狀態(tài)個(gè)數(shù)）A modulo-m counter, or sometimes, a divide-by

11、-m counter ( 模m計(jì)數(shù)器, 又稱 m分頻計(jì)數(shù)器）Any clock sequential circuit whose state diagramContain a Single cycle.(狀態(tài)圖中包含有一個(gè)循環(huán)的任何時(shí)鐘時(shí)序電路狀態(tài)圖中包含有一個(gè)循環(huán)的任何時(shí)鐘時(shí)序電路)8.4 Counter (計(jì)數(shù)器)An n-bit binary counter (n位二進(jìn)制計(jì)數(shù)器)S1S2S3SmS5S4ENENENENENENENENENENENENEN計(jì)數(shù)器的分類按時(shí)鐘：同步、異步按計(jì)數(shù)方式：加法、減法、可逆按編碼方式：二進(jìn)制、十進(jìn)制BCD碼、循環(huán)碼計(jì)數(shù)器的功能計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生脈

12、沖序列、數(shù)字運(yùn)算本節(jié)內(nèi)容行波計(jì)數(shù)器、同步計(jì)數(shù)器MSI型計(jì)數(shù)器及其應(yīng)用二進(jìn)制計(jì)數(shù)器狀態(tài)的譯碼Ripple Counters（行波計(jì)數(shù)器）q 利用利用 T T 觸發(fā)器實(shí)現(xiàn)：觸發(fā)器實(shí)現(xiàn)：Q* = QQQT考慮二進(jìn)制計(jì)數(shù)順序：考慮二進(jìn)制計(jì)數(shù)順序：只有當(dāng)?shù)谥挥挟?dāng)?shù)?i-1 i-1 位由位由1 10 0時(shí)，時(shí)，第第 i i 位才翻轉(zhuǎn)。位才翻轉(zhuǎn)。CLKQQTQQTQQTQQTQ0Q1Q2Q3CLKQ0Q1Q2CLKQQTQQTQQTQQTQ0Q1Q2Q3速度慢，速度慢，最壞情況，第最壞情況，第n位要經(jīng)過位要經(jīng)過 ntTQ 的延遲時(shí)間的延遲時(shí)間 異步時(shí)序異步時(shí)序Synchronous Binary Up Co

13、unters(同步二進(jìn)制加法計(jì)數(shù)器)1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二進(jìn)制數(shù)的末位加在多位二進(jìn)制數(shù)的末位加 1，僅當(dāng)?shù)趦H當(dāng)?shù)?i 位以下的各位都為位以下的各位都為 1 時(shí)，時(shí)，第第 i 位的狀態(tài)才會(huì)改變。位的狀態(tài)才會(huì)改變。最低位的狀態(tài)每次加最低位的狀態(tài)每次加1都要改變。都要改變。EN QT Qq 利用有使能端的利用有使能端的 T T 觸發(fā)器實(shí)現(xiàn)：觸發(fā)器實(shí)現(xiàn)：Q* = ENQ + ENQ = EN Q通過通過EN端進(jìn)行控制，端進(jìn)行控制，需要翻轉(zhuǎn)時(shí)，使需要翻轉(zhuǎn)時(shí)，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0EN0 = ? 1Synchronous C

14、ounter (同步計(jì)數(shù)器)1CLKQ0Q1Q2C如何加入使能端？如何加入使能端？Synchronous Counters with Enable Input(有使能端的同步計(jì)數(shù)器)CNTEN低位低位 LSB高位高位 MSB串行使能串行使能Synchronous Counters with Enable Input(有使能端的同步計(jì)數(shù)器)CNTEN并行使能并行使能高位高位 MSB低位低位 LSBSynchronous Binary Up Counters(同步二進(jìn)制加法計(jì)數(shù)器)1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二進(jìn)制數(shù)的末位加在多位二進(jìn)制數(shù)的末位加 1，僅當(dāng)?shù)趦H當(dāng)

15、第 i 位以下的各位都為位以下的各位都為 1 時(shí)，時(shí)，第第 i 位的狀態(tài)才會(huì)改變。位的狀態(tài)才會(huì)改變。最低位的狀態(tài)每次加最低位的狀態(tài)每次加1都要改變。都要改變。對于對于D觸發(fā)器：觸發(fā)器：Q* = DDi = (Qi-1 Q1 Q0) QD Q CLK Q= EN Q考慮考慮 T 觸發(fā)器：觸發(fā)器：Q* = EN Qq 利用利用 D D 觸發(fā)器實(shí)現(xiàn)：觸發(fā)器實(shí)現(xiàn)：D0 = 1 Q = QCLKEN同步清零和預(yù)置數(shù)同步清零和預(yù)置數(shù)Q0Q1Q2Q3D0D1D2D3LD_LCLR_LA計(jì)數(shù)功能的電路計(jì)數(shù)功能的電路Qi* = (Qi-1 Q1 Q0) QQASynchronous Clear and Load

16、(同步清零和預(yù)置數(shù)功能同步清零和預(yù)置數(shù)功能)P508 圖圖 8-31A 4-Bit Binary Counter 74x163 (4位二進(jìn)制計(jì)數(shù)器)CLR同步清零同步清零LD同步預(yù)置數(shù)同步預(yù)置數(shù)RCO進(jìn)位輸出進(jìn)位輸出ENPENT使能端使能端進(jìn)位輸出清零進(jìn)位輸出清零A 4-Bit Binary Counter 74x163 (4位二進(jìn)制計(jì)數(shù)器)74x163的功能表的功能表01111CLK工作狀態(tài)工作狀態(tài)同步清零同步清零同步置數(shù)同步置數(shù)保持保持保持保持, ,RCO=0計(jì)數(shù)計(jì)數(shù)CLR_L LD_L ENP ENT0111 0 1 0 1 174x161異步清零異步清零7474x163x163工作于自

17、由運(yùn)行模式時(shí)的接線方法工作于自由運(yùn)行模式時(shí)的接線方法自由運(yùn)行的自由運(yùn)行的163163可以用作可以用作2 2、4 4、8 8和和1616分頻計(jì)數(shù)器分頻計(jì)數(shù)器012345678910 11 12 13 14 150Other MSI Counters (其它MSI計(jì)數(shù)器)74x160、74x1621位十進(jìn)制（BCD）加法計(jì)數(shù)器（異、同步清零）01234567890QAQBQCQDQC、QD都是十分頻，但占空比不是都是十分頻，但占空比不是50Other MSI Counters (其它MSI計(jì)數(shù)器)74x169可逆計(jì)數(shù)器74x160、74x1621位十進(jìn)制（位十進(jìn)制（BCD）加法計(jì)數(shù)器（異、同步清零

18、）加法計(jì)數(shù)器（異、同步清零）UP/DNUP/DN = 1 加法計(jì)數(shù)（升序）加法計(jì)數(shù)（升序）UP/DN = 0 減法計(jì)數(shù)（降序）減法計(jì)數(shù)（降序）使能輸入使能輸入進(jìn)位輸出進(jìn)位輸出低電平有效低電平有效ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自動(dòng)如何控制地址端自動(dòng)輪流選擇輸出輪流選擇輸出Y0Y7 計(jì)數(shù)器的應(yīng)用計(jì)數(shù)器的應(yīng)用二進(jìn)制計(jì)數(shù)器狀態(tài)的譯碼若在一次狀態(tài)轉(zhuǎn)移中有若在一次狀態(tài)轉(zhuǎn)移中有2 2位或多位計(jì)數(shù)位同時(shí)變化，位或多位計(jì)數(shù)位同時(shí)變化，譯碼器輸出端可能會(huì)產(chǎn)生譯碼器輸出端可能會(huì)產(chǎn)生“尖峰脈沖尖峰

19、脈沖” 功能性冒險(xiǎn)功能性冒險(xiǎn)01234567012 CLK 8 8位寄存器位寄存器還有更好的辦法。還有更好的辦法。改進(jìn)：消除改進(jìn)：消除“毛刺毛刺”Any Modulus Counter(任意模值計(jì)數(shù)器)利用SSI器件構(gòu)成 時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)利用MSI計(jì)數(shù)芯片構(gòu)成 利用n位二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)模m計(jì)數(shù)器分兩種情況考慮： m 2n 清零法、置數(shù)法清零法、置數(shù)法CLOCKHtLtclkt觸發(fā)器輸出觸發(fā)器輸出ffpdtcombt組合電路輸出組合電路輸出觸發(fā)器輸入觸發(fā)器輸入holdtsetupt建立時(shí)間容限建立時(shí)間容限setupcomb(max)(max)ffpdclktttt保持時(shí)間容限保持時(shí)間容限hol

20、dcomb(min)min(ffpdtttA Synchronous Binary Up Counter(同步二進(jìn)制加法計(jì)數(shù)器)1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二進(jìn)制數(shù)的末位加在多位二進(jìn)制數(shù)的末位加 1，僅當(dāng)?shù)趦H當(dāng)?shù)?i 位以下的各位都為位以下的各位都為 1 時(shí)，時(shí)，第第 i 位的狀態(tài)才會(huì)改變。位的狀態(tài)才會(huì)改變。最低位的狀態(tài)每次加最低位的狀態(tài)每次加1都要改變。都要改變。Qi* = (Qi-1 Q1 Q0) QiQ0* = 1 Q0A Synchronous Binary Up-Counter(同步二進(jìn)制加法計(jì)數(shù)器)q 利用有使能端的利用有使能端的 T T 觸發(fā)器

21、實(shí)現(xiàn)：觸發(fā)器實(shí)現(xiàn)：Q* = EN QENi = Qi-1 Qi-2 Q1 Q0q 利用利用 D D 觸發(fā)器實(shí)現(xiàn)：觸發(fā)器實(shí)現(xiàn)：Di = (Qi-1 Q1 Q0) QiQi* = (Qi-1 Q1 Q0) QiQ0* = 1 Q0MSI Counters (MSI計(jì)數(shù)器)74x161、74x1634-Bit Binary Up-Counters (with Asynchronous/Synchronous Clear) (4位二進(jìn)制加法計(jì)數(shù)器（異、同步清零）)74x160、74x1621-Bit Decade (BCD Code) Up-Counters (with Asynchronous/Sy

22、nchronous Clear)(1位十進(jìn)制（BCD）加法計(jì)數(shù)器（異、同步清零）)MSI Counter (MSI計(jì)數(shù)器)74x1694-Bit Binary Up/Down Counter(4位二進(jìn)制可逆計(jì)數(shù)器)計(jì)數(shù)器可以用作分頻器ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自動(dòng)如何控制地址端自動(dòng)輪流選擇輸出輪流選擇輸出Y0Y7 計(jì)數(shù)器的應(yīng)用計(jì)數(shù)器的應(yīng)用二進(jìn)制計(jì)數(shù)器狀態(tài)的譯碼若在一次狀態(tài)轉(zhuǎn)移中有若在一次狀態(tài)轉(zhuǎn)移中有2 2位或多位計(jì)數(shù)位同時(shí)變化，位或多位計(jì)數(shù)位同時(shí)變化，譯碼器輸出端可能會(huì)

23、產(chǎn)生譯碼器輸出端可能會(huì)產(chǎn)生“尖峰脈沖尖峰脈沖” 功能性冒險(xiǎn)功能性冒險(xiǎn)01234567012 CLK 8 8位寄存器位寄存器還有更好的辦法。還有更好的辦法。改進(jìn)：消除改進(jìn)：消除“毛刺毛刺”Any Modulus Counter(任意模值計(jì)數(shù)器)Realize a Modulo-m Counter with an n-bit Binary Counter (利用n位二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)模m計(jì)數(shù)器)Any Modulus Counter(任意模值計(jì)數(shù)器)Consider two cases(分兩種情況考慮)： m 2nS0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15清零法、置

24、數(shù)法清零法、置數(shù)法級聯(lián)。級聯(lián)。Cascading Counter (計(jì)數(shù)器的級聯(lián))CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163思考：利用低位的進(jìn)位控制高位的時(shí)鐘行不行？思考：利用低位的進(jìn)位控制高位的時(shí)鐘行不行？Modulo-m Counter(模m計(jì)數(shù)器（ m 2n）)先進(jìn)行級聯(lián)，再整體置零或預(yù)置數(shù)例：用74x163構(gòu)造模193計(jì)數(shù)器 兩片163級聯(lián)得8位二進(jìn)制計(jì)數(shù)器（0255） 采用整體清零法，0192 采用整體預(yù)置數(shù)法，63255 25619363 （P512圖8-40）若 m 可以分解：m = m1m2分別實(shí)現(xiàn)m1和m2，再級聯(lián)6

25、310 = ( 0011 1111 )2 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111+5VCLOCKCLR_L CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7ENAnalysis what the modulo of the following circuit is ?(分析下面的電路的模

26、為多少？) CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163011+5VCLOCKQD QC QB QA0 0 0 00 1 1 00 1 1 11 0 0 01 1 1 01 1 1 1ExerciseExercise： Analysis what the modulo of the following circuit is ? (練習(xí)練習(xí):分析下面的電路的模為多少？分析下面的電路的模為多少？) ？ CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16301+5VCLOCK模模12計(jì)數(shù)器計(jì)數(shù)器QD：12分頻分頻占空比占空比508.5

27、Shift Register（移位寄存器）Serial Input(串行輸入串行輸入)SERINSEROUTSerial Output(串行輸出串行輸出)Serial-In,Serial-Out(串入串出移位寄存器串入串出移位寄存器)Can be used to delay aSignal by n clock ticks( (可以使一個(gè)信號延遲可以使一個(gè)信號延遲n n 個(gè)時(shí)鐘周期之后再輸出個(gè)時(shí)鐘周期之后再輸出) )Serial-In, Parallel-Out Shift Register(串入并出移位寄存器串入并出移位寄存器)Serial-In(串入串入)SERIN1Q2QNQParall

28、el-Out(并出并出)Can be used to perform Serial-to-Parallel Conversion(可以用來完成可以用來完成串并轉(zhuǎn)換串并轉(zhuǎn)換)Parallel-In, Serial-Out (并入串出移位寄存器并入串出移位寄存器)多路復(fù)用結(jié)構(gòu)多路復(fù)用結(jié)構(gòu)LOAD/SHIFTSERINSEROUTParallel-In, Parallel-Out (并入并出移位寄存器并入并出移位寄存器)LOAD/SHIFTSERIN1Q2QNQMSI Shift Register (MSI移位寄存器) CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK

29、 CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERBP521 圖圖 8-504-Bit Universal Shift Register (4位通用移位寄存器74x194) CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 載入載入Left Shift Input:From QD to QA (左移輸入左移輸入)Right Shift Input:From QA to QD(右移輸入右移輸入)4-Bit Universal Shift Register (4位

30、通用移位寄存器74x194)00S1S0保持保持S1 S0S1 S010左移左移01右移右移11載入載入P522 圖圖8-51Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INiS1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 載入載入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299Use Bidirectional Three-State lines for Input and output(輸入輸出采用雙向三態(tài)數(shù)據(jù)線輸入輸出采用雙向三態(tài)數(shù)據(jù)線)P524

31、 圖圖8-53 8-Bit Universal Shift Register 8-Bit Universal Shift Register (8(8位通用移位寄存器位通用移位寄存器) ) CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移移位位寄寄存存器器的的擴(kuò)擴(kuò)展展ParallelParallelInputsInputs( (并行輸入并行輸入（8 8位）位）) )ParallelParallelOutputOutput( (并行并行輸出輸出8 8位位) )Shift-

32、Register Counters(移位寄存器計(jì)數(shù)器)D0 = F ( Q0 , Q1 , , Qn-1 )Feedback Logic (反反 饋饋 邏邏 輯輯)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3General Structure (一般結(jié)構(gòu)一般結(jié)構(gòu))：Ring Counters (環(huán)型計(jì)數(shù)器)1000010000010010有效狀態(tài)有效狀態(tài)其他狀態(tài)其他狀態(tài)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自啟動(dòng)的非自啟動(dòng)的無效狀態(tài)

33、無效狀態(tài)D0 = Qn-1有效狀態(tài)有效狀態(tài)無效狀態(tài)無效狀態(tài)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自啟動(dòng)的自啟動(dòng)的自校正的自校正的Twisted-Ring Counters（扭環(huán)計(jì)數(shù)器）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001無效無效Normal State Cycle (有效的狀態(tài)循環(huán)有效的狀態(tài)循環(huán))Self-correcting(自校正）自校正）Jo

34、hnson, Moebius CounterShift Register (移位寄存器)移位寄存器結(jié)構(gòu)串入串出、串入并出、并入串出、并入并出MSI移位寄存器串入并出74x164、并入串出74x166通用移位寄存器74x194、74x299移位寄存器的應(yīng)用用作計(jì)數(shù)器、序列發(fā)生器進(jìn)行串/并轉(zhuǎn)換Shift-Register Counters(移位寄存器型計(jì)數(shù)器)General Structure(一般結(jié)構(gòu)一般結(jié)構(gòu))：反反 饋饋 邏邏 輯輯D0 = F ( Q0 , Q1 , , Qn-1 )Ring Counter Ring Counter ( (環(huán)形計(jì)數(shù)器環(huán)形計(jì)數(shù)器) ) ：10000100001

35、00001最簡單的：最簡單的：D0 = Qn-1反反 饋饋 邏邏 輯輯自校正的：自校正的：D0 = (Qn-2 + + Q1 + Q0)0111101111011110(Qn-2 Q1 Q0) D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3有效狀態(tài)有效狀態(tài)無效狀態(tài)無效狀態(tài)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自啟動(dòng)的自啟動(dòng)的自校正的自校正的Twisted-Ring Counters（扭環(huán)計(jì)數(shù)器）D Q CK QD Q CK QD Q CK

36、 QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001無效無效Normal State Cycle (有效的狀態(tài)循環(huán)有效的狀態(tài)循環(huán))Self-correcting(自校正）自校正）Johnson, Moebius Counter修改成自啟動(dòng)的方法不影響有效循環(huán)無效循環(huán)中至少有一個(gè)狀態(tài)能直接或間接進(jìn)入有效循環(huán)電路應(yīng)最簡枝盡可能短檢查修改后的狀態(tài)圖是否只有一個(gè)圈，若只有一個(gè)圈，則宣告成功。否則，重復(fù)第二步，直到狀態(tài)圖只有一個(gè)圈，其余都是枝為止。Twisted-Ring Counters( (扭環(huán)計(jì)數(shù)器扭環(huán)計(jì)數(shù)器) )：最

37、簡單的實(shí)現(xiàn)最簡單的實(shí)現(xiàn)：D0 = Qn-1D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31001010010101101011010110101001000001000110011101111011100110001NormalState(有效有效狀態(tài)狀態(tài))AbnormalState(無效無效狀態(tài)狀態(tài))如何得到自校正如何得到自校正的扭環(huán)計(jì)數(shù)器？的扭環(huán)計(jì)數(shù)器？Self-Correcting Design (自校正設(shè)計(jì))ddddddddMinimal Cost (最小成本最小成本)1、確定有效的狀態(tài)循環(huán)、確定有效的狀態(tài)循環(huán)2、對無效狀態(tài)進(jìn)行處理，、對

38、無效狀態(tài)進(jìn)行處理， 使其進(jìn)入有效循環(huán)。使其進(jìn)入有效循環(huán)。Q0 Q1 Q2 Q31111000011110000Q0Q100 01 11 1000011110Q2Q3D0100001000110011101111011100110001有有效效無無效效100101001010110101101011010100101D0 = Q3 + Q2Q1= ( (Q2Q1) Q3)D0 = Q3 + Q2Q14-Bit 8-State Self-Correcting Johnson 4-Bit 8-State Self-Correcting Johnson Counter(4Counter(4位位8 8狀

39、態(tài)自校正的狀態(tài)自校正的JohnsonJohnson計(jì)數(shù)器計(jì)數(shù)器) )Use an Universal Register to perform a Ring Counter(利用通用寄存器74x194實(shí)現(xiàn)環(huán)形計(jì)數(shù)器)Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET(載入載入)Q0Q1Q2Q3CLOCKSelf-Correcting(自校正的自校正的)利用通用寄存器74x194實(shí)現(xiàn)扭環(huán)計(jì)數(shù)器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LS1S0接成左移形式接成左移形式自校正改進(jìn)：自校正改進(jìn)：（法一）（

40、法一）D0 = Q3 + Q2Q1Q0Q1Q2Q3利用通用寄存器利用通用寄存器7474x194x194實(shí)現(xiàn)扭環(huán)計(jì)數(shù)器實(shí)現(xiàn)扭環(huán)計(jì)數(shù)器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_L自校正改進(jìn)：自校正改進(jìn)：（法二）利用置數(shù)（法二）利用置數(shù)每當(dāng)電路出現(xiàn)每當(dāng)電路出現(xiàn)0XX0下一狀態(tài)就是下一狀態(tài)就是0001D0 = Q3+Q0Q0Q1Q2Q3Linear Feedback Shift-Register Counter(LFSR,線性反饋移位寄存器計(jì)數(shù)器)LFSR計(jì)數(shù)器計(jì)數(shù)器 有有 2n-1 種有效狀態(tài)種有效狀態(tài) 最大長度序列發(fā)生器最大長度序列發(fā)

41、生器反反 饋饋 邏邏 輯輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型計(jì)數(shù)器的一般結(jié)構(gòu)移位寄存器型計(jì)數(shù)器的一般結(jié)構(gòu)利用反饋邏輯可以實(shí)現(xiàn)利用反饋邏輯可以實(shí)現(xiàn) 模模2 2模模16 16 的計(jì)數(shù)器的計(jì)數(shù)器RESET_LCLOCK奇校驗(yàn)電路奇校驗(yàn)電路全全0態(tài)的下一狀態(tài)？態(tài)的下一狀態(tài)？反饋方程反饋方程 P535 表表8-21LFSR計(jì)數(shù)器計(jì)數(shù)器 有有 2n-1 種有效狀態(tài)種有效狀態(tài) 最大長度序列發(fā)生器最大長度序列發(fā)生器Linear Feedback Shift-Register CounterLinear Feedback Shift-Reg

42、ister Counter(LFSR,(LFSR,線性反饋移位寄存器計(jì)數(shù)器線性反饋移位寄存器計(jì)數(shù)器) )偽隨機(jī)序列偽隨機(jī)序列發(fā)生器發(fā)生器EN猜謎游戲機(jī)猜謎游戲機(jī)L1L4ERRG1G4CLOCK使能輸入隨機(jī)產(chǎn)生使能輸入隨機(jī)產(chǎn)生典型應(yīng)用：產(chǎn)生邏輯電路的測試輸入信號典型應(yīng)用：產(chǎn)生邏輯電路的測試輸入信號 用于檢錯(cuò)及糾錯(cuò)碼的編碼和譯碼電路用于檢錯(cuò)及糾錯(cuò)碼的編碼和譯碼電路LFSRLFSR計(jì)數(shù)器計(jì)數(shù)器Serial-to-Parallel Conversion(串/并轉(zhuǎn)換)Source Module(源模塊源模塊)Destination Module(目的模塊目的模塊) 控制控制電路電路控制控制電路電路并并-

43、 -串串轉(zhuǎn)換器轉(zhuǎn)換器串串- -并并轉(zhuǎn)換器轉(zhuǎn)換器(并行并行數(shù)據(jù)數(shù)據(jù))(并行并行數(shù)據(jù)數(shù)據(jù))(串行數(shù)據(jù)串行數(shù)據(jù))SYNC(同步脈沖同步脈沖)Parallel-to-Serial Conversion( (并串轉(zhuǎn)換并串轉(zhuǎn)換) ) CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行數(shù)據(jù)并行數(shù)據(jù) SDATACLOCKCLOCKSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163計(jì)計(jì)數(shù)數(shù)低低位位計(jì)計(jì)數(shù)數(shù)高高位位時(shí)時(shí)隙隙數(shù)數(shù)位位數(shù)數(shù)RESET

44、_L到到目目標(biāo)標(biāo)+5V CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCK CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163SYNC+5V CLKEN1D 1Q2D 2Q3D 3Q4D 4Q5D 5Q6D 6Q7D 7Q8D 8Q74x377并行并行數(shù)據(jù)數(shù)據(jù)位數(shù)位數(shù)+5V+5V串并轉(zhuǎn)換串并轉(zhuǎn)換Sequence Pulse Generator(順序脈沖發(fā)生器)利用移位寄存器構(gòu)成 注意自校正（環(huán)形計(jì)數(shù)器 P530）利用計(jì)數(shù)器和譯碼器構(gòu)成 注意“毛刺”（二進(jìn)

45、制計(jì)數(shù)器的狀態(tài)譯碼 P513）CLKQ0Q1Q2Q3Serial Signal Generator(序列信號發(fā)生器) 用于產(chǎn)生一組特定的串行數(shù)字信號例：設(shè)計(jì)一個(gè) 110100 序列信號發(fā)生器利用觸發(fā)器利用計(jì)數(shù)器利用移位寄存器利用利用D D觸發(fā)器設(shè)計(jì)一個(gè)觸發(fā)器設(shè)計(jì)一個(gè)110100110100序列信號發(fā)生器序列信號發(fā)生器1、畫狀態(tài)轉(zhuǎn)換圖、畫狀態(tài)轉(zhuǎn)換圖2、狀態(tài)編碼、狀態(tài)編碼000101 表示表示 S0 S5S0S1S5S2S4S3/1/1/0/1/0/03、列狀態(tài)轉(zhuǎn)換輸出表、列狀態(tài)轉(zhuǎn)換輸出表0 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 1

46、0 0 0Q2Q1Q0Q2*Q1*Q0*Y1101004、得到激勵(lì)方程和輸出方程、得到激勵(lì)方程和輸出方程 考慮未用狀態(tài)的處理考慮未用狀態(tài)的處理5、得到電路圖、得到電路圖用計(jì)數(shù)器和數(shù)據(jù)選擇器構(gòu)成用計(jì)數(shù)器和數(shù)據(jù)選擇器構(gòu)成序列信號發(fā)生器序列信號發(fā)生器74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：產(chǎn)生一個(gè)例：產(chǎn)生一個(gè)8位的序列信號位的序列信號 00010111+5V+5V序列序列信號信號輸出輸出用移位寄存器構(gòu)成用移位寄存器構(gòu)成序列信號發(fā)生器序列信號發(fā)生器例：產(chǎn)生一個(gè)例：產(chǎn)生一個(gè)8位的序列信號位的序列信號

47、0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0Q2Q1Q0010001 11 10D01101001D = Q2Q1Q0 + Q2Q1 + Q2Q0 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器構(gòu)成用移位寄存器構(gòu)成序列信號發(fā)生器序列信號發(fā)生器例：產(chǎn)生一個(gè)例：產(chǎn)生一個(gè)8位的序列信號位的序列信號 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0D = Q2Q1Q0 + Q2Q1 + Q2Q0組合邏輯組合邏輯移位寄存器實(shí)現(xiàn)序列檢測功能設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)110串行序列檢測電路，串行序列檢測電路，利用移位