試談3D封裝通孔集成工藝整裝待發(fā)

1、1 / 73D封裝通孔集成工藝整裝待發(fā)消 費(fèi) 電子 發(fā)布時(shí)間： 2007-12-06 18:45:28消費(fèi)類電子產(chǎn)品持續(xù)向更小、便攜化和多功能的趨勢發(fā)展。如今大多數(shù)便攜式產(chǎn)品已具有語音通訊、互聯(lián) 網(wǎng)、電子郵件、視頻、 MP3 、GPS 等功能。這些產(chǎn)品的設(shè)計(jì)人員所面臨的挑戰(zhàn)是如何能繼續(xù)保持這一發(fā)展 勢頭，使得新一代的器件能比前一代產(chǎn)品的尺寸更小、同時(shí)擁有更多、更強(qiáng)的功能。半導(dǎo)體業(yè)界正在這一 領(lǐng)域努力，希望在進(jìn)一步提高器件功能的同時(shí)，獲得更小尺寸的器件封裝結(jié)構(gòu)，同時(shí)又能維持、甚至降低 器件的整體成本。3D 封裝的驅(qū)動(dòng)力以下三個(gè)關(guān)鍵要素正成為推動(dòng)消費(fèi)類電子產(chǎn)品設(shè)計(jì)改進(jìn)的主導(dǎo)因素，它們同樣也在驅(qū)動(dòng)

2、3D 封裝技術(shù)的發(fā) 展。更多的功能 這包括通過更短距離的互連使器件具有更快的工作速度、低的功耗，以及能進(jìn)行各種不同 類型芯片的集成（如 CMOS 、MEMS 、Flash 、光器件等）更小的尺寸 可以在給定封裝面積和體積的 條件下增加芯片的封裝密度更低的成本 三維集成與傳統(tǒng)方法在成本上的比較是最近研究的熱點(diǎn)。然而，人們普遍認(rèn)為實(shí)現(xiàn)三維集 成的成本要比對(duì)芯片進(jìn)行持續(xù)縮小的工程成本要低1 。促進(jìn) 3D 封裝發(fā)展的一個(gè)原因是 3D 封裝中各元件間在互連上的優(yōu)勢。 在用芯片并列放置的封裝方式時(shí)， 目 前所用的互連技術(shù)是在焊區(qū)間使用引線鍵合的方法。然而隨著芯片尺寸的縮小，引線鍵合方法受到了空間 的限制，

3、這主要是由于鍵合引線數(shù)量和密度，或是重疊式芯片制造而引起的。而鍵合引線的密度也會(huì)導(dǎo)致 傳輸上的干擾和電子寄生。作為引線鍵合的一種替代技術(shù)，形成穿透硅圓片的通孔結(jié)構(gòu)可以大大縮短互連的距離，從而消除了芯片疊 層在數(shù)量上的限制。這種采用直接互連的方法能提高器件的工作速度，該技術(shù)方法通常被稱作為硅片貫穿 孔（TSV）技術(shù)，使得芯片的三維疊層能在更廣的領(lǐng)域中得到應(yīng)用。2 / 7先通孔或后通孔硅片貫穿孔 TSV 對(duì)于 3D-IC 的制造工藝而言至關(guān)重要。俗稱的先通孔”技術(shù)是在最初的硅襯底上先形成通孔，即在前道制造工藝的有源層形成前就先形成通孔。在后道工藝所有器件的工藝完成之后再制作通孔， 就被稱為后通孔”

4、后通孔 TSV 還可以細(xì)分為兩類：一是在后道工藝完成之后就直接在圓片上制作TSV，或者是在圓片減薄、劃片（通常使用絕緣載體膜）之后再制作TSV。無論采用何種 TSV 的制作方法都需要合適的通孔制造工藝，為后續(xù)的淀積和電鍍工藝（用以實(shí)現(xiàn)電互連）打下基礎(chǔ)。 用于通孔制造的設(shè)備需要具有高的生產(chǎn)效率 （高產(chǎn)能和正常運(yùn)行時(shí)間） ， 以獲得最低的設(shè)備擁 有成本 （CoO） 。目前一般的硅片貫穿孔 TSV 的寬度為 5-100gm，深度為 50-300gm。因此深寬比的范圍為 3:1-10:11。圖 1 顯示了使用 Aviza 技術(shù)在硅片貫穿孔 TSV 刻蝕的實(shí)例。通孔剖面所需的形狀由此封裝設(shè)計(jì)上的通孔密度

5、和后續(xù)采用的淀積工藝決定。是剖面傾角約為 60。的淺通孔，該工藝在某些光學(xué)成像器件中依然在使用。 得愈來愈復(fù)雜，通孔的數(shù)量和密度在不斷增加，通孔剖面的傾角需要達(dá)到接近早期 TSV 的制造工藝使用的但是隨著進(jìn)行 3D 封裝的器件變90。剖面傾角大于 90。的內(nèi)傾型通孔結(jié)構(gòu)由于在氧化鎘層，電鍍前沉積和后續(xù)淀積工藝中有可能產(chǎn)生由臺(tái)階覆 蓋性問題，一般已不被人們所接受。下面我們將會(huì)介紹一種硅片貫穿孔TSV 的工藝集成解決方案，使形成的 TVS 剖面形狀可以滿足后續(xù)淀積工藝的要求。數(shù)據(jù)表明，即使是對(duì)于內(nèi)傾型通孔結(jié)構(gòu)，也依然可尋找到 進(jìn)行淀積工藝的解決辦法。Bosch 式深度反應(yīng)離子刻蝕（Deep Rea

6、ctive Ion Etch ，DRIE）工藝是一種能夠應(yīng)對(duì)刻蝕 TSV 挑戰(zhàn)的工藝, 它能實(shí)現(xiàn)垂直剖面形貌的刻蝕在縱寬比方面的要求，而其高刻蝕速率更使它具有高的產(chǎn)能和相對(duì)比較低的 制造成本。通孔刻蝕Bosch 式 DRIE 工藝已經(jīng)在 MEMS 制造過程中使用了多年2，該工藝幾乎已經(jīng)成為了 MEMS 刻蝕的同義 詞，也是 MEMS 制造深硅刻蝕結(jié)構(gòu)的一種成熟方法。 Bosch 式 DRIE 工藝也正在變成 3D 通孔制造的主流 工藝，在刻蝕 MEMS 深槽結(jié)構(gòu)中獲得的大量經(jīng)驗(yàn)被成功地移植到 TSV 結(jié)構(gòu)的刻蝕工藝中。對(duì)于深度超過 20gm垂直剖面通孔的刻蝕，Bosch 式 DRIE 是最佳工

7、藝，它可以獲得良好的控制。它基于 等離子刻蝕的工藝技術(shù)，采用交替重復(fù)進(jìn)行硅各向同性刻蝕和聚合物淀積工藝，從而實(shí)現(xiàn)完全的各向異性 的深度蝕刻。在每個(gè)刻蝕周期中，通孔刻蝕底部的聚合物將被分解去除，從而暴露下部需要刻蝕的硅。隨 后對(duì)暴露岀的硅進(jìn)行各向同性刻蝕，在使通孔變深的同時(shí)還形成扇貝狀起伏的邊墻。然后再淀積一層聚合 物來保護(hù)邊墻，使其在下一個(gè)刻蝕周期中免遭蝕3 / 7刻。因此，每個(gè)刻蝕周期都會(huì)在通孔的邊墻上留下扇貝狀 的起伏。這些扇貝狀起伏會(huì)隨著刻蝕速率的增加而變大。對(duì)硅片貫穿孔TSV 來說，后續(xù)的工藝是進(jìn)行淀積和電鍍工藝填充通孔。Aviza 的 DRIE 模塊能夠提供高濃度的反應(yīng)氟原子和聚合物

8、淀積時(shí)所需的反應(yīng)氣體。所用的工藝氣體從陶瓷鐘罩的頂部引入，使用磁渦輪泵來將反應(yīng)后的氣體抽除。射頻RF 透過陶瓷鐘罩耦合產(chǎn)生等離子體，我們對(duì)射頻 RF 耦合的效率進(jìn)行了電磁場優(yōu)化。采用了一個(gè)帶有液氦背冷卻的靜電硅片夾持盤（electro-staticChuck， ESC ）來控制圓片的溫度。靜電夾持盤（ESC ）接有獨(dú)立的射頻 RF 源，用來增強(qiáng)離子對(duì)圓片的轟擊效果，圖 2 為該設(shè)備的示意圖Aviza6+侑刻桂的等査子瀝東意輕通孔形成工藝的集成在采用 Bosch 式的 DRIE 工藝形成了硅片貫穿孔 TSV 后，下一步需要在通孔上形成電互連。首先，要沿著通孔邊墻生長一個(gè)絕緣的襯里氧化層來防止漏電

9、（見圖3），然后將通孔底部的氧化層刻蝕去除以開岀接觸窗口，再淀積金屬阻擋層（一般是TiN 或 TaN，見圖 5）以防止導(dǎo)體金屬（Cu ）擴(kuò)散到硅中，然后再淀積銅的籽晶”層為后續(xù)的電鍍工藝做好準(zhǔn)備。Srrdlhflh pwrinducDv* xxrot；-2J04 / 7氧化層在 DRIE 刻蝕形成的扇貝狀邊墻上的臺(tái)階覆蓋性硅片貫穿孔 TSV 制造者中存在一個(gè)普遍的想法，即希望一個(gè)設(shè)備供應(yīng)商就能提供所有的關(guān)鍵工藝（包括通孔的刻蝕、氧化物的淀積/刻蝕、阻擋層和籽晶層的淀積），這樣就能為通孔的制作提供一整套工藝集成化 的解決方案。經(jīng)工藝集成的硅片貫穿孔 TSV 工藝的優(yōu)點(diǎn)是每個(gè)單獨(dú)的工藝步驟能與下一

10、個(gè)工藝步驟很好地 兼容，大部分的 TSV 制造者都重視一個(gè)單項(xiàng)工藝步驟間能很好地相互匹配的制程。隨著刻蝕速率的增加，邊墻扇貝狀的尺寸也會(huì)隨之增加。對(duì)于氧化物淀積而言，需要應(yīng)對(duì)的挑戰(zhàn)是如何能 夠使其覆蓋整個(gè)通孔， 以及如何能連續(xù)地覆蓋扇貝狀的通孔邊墻， 以提供一個(gè)更具兼容性的表面， 從而來 滿足阻擋層和籽晶層 PVD淀積的要求。在氧化層上用 PVD 淀積的 Ta 層對(duì)于后通孔工藝來說，硅片溫度的典型值要低于250C,所以在溫度上有限制。氧化物的淀積溫度一般為200C,由于該溫度已足夠低，因此該工藝將不會(huì)影響到已形成的有源器件結(jié)構(gòu)（圖5）。但在低溫條件下進(jìn)行 CVD 工藝處理時(shí)，關(guān)鍵的一點(diǎn)就是能否

11、在邊墻上保持良好的臺(tái)階覆蓋性。5 / 7111 ! 1 yuMurW、JFV采用PVDMJM的再感射來實(shí)現(xiàn)凰加狀邊墻的均勻匡蠡雖然通孔的寬度相對(duì)較寬，但是它們的深寬比依然可以很大，此時(shí)就要求金屬淀積工藝能夠在通孔的底部和邊墻的下部都能有合適的臺(tái)階覆蓋。離子化 PVD 工藝能使金屬順利到達(dá)通孔的底部和底角處，同時(shí)對(duì)邊墻區(qū)域又能具有足夠高的淀積速率和良好的臺(tái)階覆蓋。由于采用 DRIE 刻蝕工藝制作的 TSV 其邊墻呈扇貝狀，因此隨后的PVD 工藝必須能夠適應(yīng)這樣的邊墻形貌。通過對(duì)通孔底部和扇貝狀邊墻上的材料進(jìn)行再濺射，就可以保證在整個(gè)扇貝狀邊墻長度上都具有很好 的淀積層覆蓋，這就確保了所淀積的薄膜

12、在整個(gè)通孔深度上都有良好的覆蓋性（圖5）。根據(jù)所采用的 3D 技術(shù)的不同，對(duì)通孔底部的氧化層進(jìn)行刻蝕開窗也會(huì)是必要的工藝步驟。可以采用氧化 物刻蝕工藝來去除通孔底部的所有氧化層，但同時(shí)又得保持在邊墻上的氧化層具有良好的覆蓋（圖6）圖 7 是一個(gè)所制作通孔的照片，它使用了集成化的工藝技術(shù)來進(jìn)行通孔的刻蝕、淀積，并由第三方進(jìn)行了電鍍。可以看到在整個(gè)電鍍通孔中不存在任何的空洞。在用于初期研發(fā)以及試樣/小規(guī)模生產(chǎn)的制造環(huán)境中，集成化 TSV 工藝的理想制造方案是能在單一的設(shè)備 中實(shí)現(xiàn)所有三種關(guān)鍵工藝步驟： TSV 的刻蝕、CVD 襯里氧化層的淀積/刻蝕以及 PVD Cu 籽晶層的淀積 這種方案所具有的

13、獨(dú)特優(yōu)點(diǎn)是可以大幅度地減少 TSV 的工藝時(shí)間。6 / 7電鍛后13pm x 130pm的通孔照片（Cubic訓(xùn)對(duì)臼公司提供）當(dāng)以上三個(gè)單元工藝集成在一部設(shè)備上，與三個(gè)獨(dú)立的單元工藝設(shè)備相比，它將明顯減小設(shè)備的占地面積。單一設(shè)備的安裝可降低成本和減小對(duì)清潔區(qū)的干擾，使得開始進(jìn)行圓片生產(chǎn)到完工的時(shí)間大為提前。TSV 制造的生產(chǎn)/生產(chǎn)效率成本因素是采用 TSV 進(jìn)行 3D 封裝的主要驅(qū)動(dòng)力，在轉(zhuǎn)向生產(chǎn)階段時(shí)，所用的生產(chǎn)設(shè)備需要在大規(guī)模生產(chǎn) 的情況下具有可重復(fù)的、可靠的工作性能。接下來的部分將會(huì)論述每個(gè)工藝步驟在生產(chǎn)率方面的要求。頂目典型性能年均濟(jì)洗時(shí)問（MITC w卜時(shí)濟(jì)炭平珈町隔時(shí)間（MTBC 25n IU -b時(shí)工藝歿塊AMI妬A96解用于TSV的DRIE沒備的生產(chǎn)效拿在 TSV 的刻蝕過程中，刻蝕反應(yīng)室的內(nèi)壁會(huì)淀積氟碳聚合物，在刻蝕處理圓片的間隙進(jìn)行無圓片的等離子清洗工藝可減少反應(yīng)室內(nèi)壁上的淀積物，從而延長了再次進(jìn)行濕法清洗的時(shí)間。對(duì)每片晶圓來說，無晶圓 清