基于缺陷均勻分布的互連線間耦合電容分析

1、計算機學報2009年6期基于缺陷均勻分布的互連線間耦合電容分析*作者簡介：段旭朝（1964-），男，碩士，副教授，主要從事集成電路可制造性和最優(yōu)化算法方面的研究。 陜西省自然科學基礎研究計劃項目（No.SJ08-ZT13）。 段旭朝1,2 趙天緒2 (1寶雞文理學院計算與信息研究所 寶雞 7210072 寶雞文理學院物理系 寶雞 721007)摘 要：互連線的寄生效應是制約深亞微米VLSI電路實現(xiàn)高速、高密度的關鍵因素。本文分析了集成電路制造過程中的工藝缺陷對互連線間寄生電容的影響，給出了考慮缺陷等因素的線間寄生電容模型。模擬結(jié)果表明，導電冗余物缺陷明顯增加了線間寄生電容，從而對電路的可靠性有

2、較大影響。關鍵詞：缺陷；延遲；互連線；寄生電容；耦合電容1.引言集成電路正向著高速度、高密度、低功耗、多功能方向迅猛發(fā)展，互連線的寄生效應已成為制約深亞微米VLSI電路實現(xiàn)高速、高密度的關鍵因素。由于器件尺寸的縮小及芯片面積的增大（以實現(xiàn)更高的集成度），互連線也隨之變得更細更長，導致連線的電阻和電容急劇增大。這將使連線的延遲和串擾顯著增加，從而使電路的性能退化，甚至使電路不能正常工作。VLSI電路中信號的延遲分兩類：門延遲和互連線延遲。門延遲隨器件特征尺寸的縮小而不斷減小，而互連線延遲卻相應增加。進入深亞微米工藝后，互連線的延遲甚至超過門延遲，以一長為10，寬度和厚度均為的鋁互連線為例，信號在

3、其上的延遲約為231，而特征尺寸為的CMOS倒相器門延遲的典型值約為501002。因此，對互連線延遲的控制在深亞微米VLSI電路設計中具有十分重要的意義。 互連線的串擾（Crosstalk）在高速、高密度的深亞微米VLSI電路中尤為明顯。當兩根毗鄰的連線相互間的電磁耦合作用所誘生出的干擾噪聲的峰值足夠大時，它將導致互連線上傳輸?shù)男盘柕倪壿嬏匦园l(fā)生混亂，或是使互連線終端的負載管工作不正常。當串擾噪聲的峰值接近MOS晶體管的閾值電壓，由于亞閾值漏泄電流，高速高密度電路將耗散許多額外功率。串擾是深亞微米VLSI互連布線中必須考慮的問題，如果設計不當，對芯片占據(jù)面積的浪費將不可避免。眾多研究表明：在高

4、速、高密度集成電路中，限制其發(fā)展的不是器件的門延遲，而是互連線寄生元件引起的時間延遲。金屬互連線的電阻、金屬互連線間及金屬層間的電容是互連線主要的寄生元件。它直接決定著互連線的RC延遲，關聯(lián)著信號的串擾。降低互連線的電阻和線間及層間的總電容將減小互連線引起的時間延遲并改善串擾。近年來，對如何減小互連寄生效應的研究主要傾向于研究新的互連材料，即尋找介電常數(shù)比較低介質(zhì)（）替代傳統(tǒng)的以降低互連寄生電容，以及電阻率比鋁（）小的替代金屬以減小連線電阻。此外，值得注意的是，互連線的幾何尺寸對互連寄生效益有顯著的影響。連線金屬的寬度、厚度和間距的選取決定了連線的電阻、電容值?；ミB線驅(qū)動端MOS晶體管的尺寸對

5、互連線的延遲和串擾也有顯著的影響。因此，對互連線及其取得電路幾何尺寸的優(yōu)化設計具有極其重要的意義。2. 互連寄生電容的解析模型對于集成電路互連寄生電容的研究工作目前大多數(shù)集中在多層VLSI互連電容的提取上面34，而Wong等人在實驗擬合的基礎上給出了互連寄生電容的解析表達式5。該解析表達式考慮了平行導線的厚度為，介質(zhì)厚度為，線間距為，線寬度為的互連結(jié)構(gòu)。該模型中的參數(shù)是基于深亞微米VLSI工藝的應用而選擇的，這些參數(shù)的取值范圍分別為：wsTMaMbMcCcouplePlaneHCaf圖1 互連寄生電容的電路結(jié)構(gòu)，。如果參數(shù)超出上述范圍，該模型仍然成立5。其原因是Poisson方程的解受空間參數(shù)

6、的相對值的影響，而不受單個值的影響。Wong等人考慮的是一個三線互連寄生電容問題，它可以抽象為圖1的電路結(jié)構(gòu)5。表示兩條金屬導線之間的耦合電容，可以表示為三個有理函數(shù)之和，這三個有理函數(shù)分別可以通過模擬三個通量成分后再經(jīng)過最小二乘法擬合得到。 (1)其中。(1)式中右端第一項表征導線側(cè)墻通量，其與導線的厚度成線性關系并且隨著減小而減小（即隨著地通量的增加），因為從側(cè)墻產(chǎn)生的更多的通量被地吸收。第二項給出了導線的上表面對通量的貢獻，其隨著導線寬度的增加或者隨著導線之間的間距的減小而增加，而且獨立于地通量。第三項表示導線下表面通量，其與地通量成反比例。類似地，可以通過模擬3個通量成分表示為三個有理

7、函數(shù)之和，并且通過最小二乘法擬合得到。 (2)(2)式右端第一項表示下面金屬板到地面之間的通量，其簡單地可表示為金屬板到金屬板間的電容。第二項和第三項分別表示導線上表面和導線側(cè)墻對通量的貢獻。在這兩項中，通量隨著的減小而減小，其原因是更多的耦合通量被相鄰的電極和吸收。導線的總電容為：。MaMb0xRMc圖2 冗余物缺陷落在導線之間示意圖dmin3. 冗余物缺陷對寄生電容的影響在集成電路的生產(chǎn)過程中，空氣中的灰塵粒子、光刻膠中的顆粒以及其它形式的污染等均能造成實際版圖與理想版圖之間的偏差。這種偏差稱為缺陷。假設在制造過程中，有一個導電冗余物缺陷落在導線之上（如圖2所示），導線之間的線間距就發(fā)生了

8、變化。一般的都將缺陷抽象成一個直徑為的圓。本文首先假設一粒徑為的導電冗余物缺陷落在導線和之間。為了討論問題的方便，在此將圓形缺陷用一個邊長為的正方形近似替代。由于缺陷落在導線之間位置的隨機性以及缺陷粒徑的隨機性，因此假設冗余物缺陷使得導線之間的間距小于時，就認為導電冗余物缺陷導致了導線短路，造成了短路故障。當缺陷出現(xiàn)在距導線的下表面的距離為，可以分以下三種情形來分析：第一項為側(cè)墻產(chǎn)生的通量，該通量有兩部分組成。其一為導線中除去與冗余缺陷重疊部分以外的導線部分所產(chǎn)生的通量；另一部分為缺陷側(cè)面所產(chǎn)生的通量。因此，側(cè)墻產(chǎn)生的通量為： (3)第二項為上表面產(chǎn)生的通量，該通量由兩部分組成。第一部分為導線

9、的上表面所產(chǎn)生的通量，第二部分冗余物缺陷表面產(chǎn)生的通量。因此，整個上表面所產(chǎn)生的通量為： (4)第三項為下表面產(chǎn)生的通量，其分為兩部分。第一部分為導線的下表面產(chǎn)生的通量，另一部分為冗余物缺陷的下表面產(chǎn)生的通量。下表面所產(chǎn)生的通量為 (5)導線Mb與地面之間的分布電容可以表示為導線的下表面以及缺陷的下表面與地面之間的分布電容、導線中除去與冗余缺陷重疊部分以外的導線部分側(cè)面以及缺陷的側(cè)面與地面之間的分布電容以及導線的下表面以及缺陷的下表面與地面之間的分布電容之和。其表達式為 (6)受邊長為R的正方形缺陷影響的導線Mb的總電容為： (7)由于邊長為R的缺陷出現(xiàn)位置的隨機性，假設邊長為R的缺陷出現(xiàn)是均

10、勻出現(xiàn)的，那么受邊長為R的正方形缺陷影響的導線Mb的平均總電容為 (8)由于缺陷粒徑（大小）的隨機性，因此正方形缺陷的邊長為一個隨機變量。正方形的邊長正好等于圓形缺陷的粒徑R。缺陷的粒徑分布為 (9)導線的總電容為： (10)4試驗與分析 通過對模型（10）的模擬來說明冗余物缺陷對導線的總電容的影響。本文中所取的參數(shù)與文獻5中的一致，即， , 。另外在本文給出的新模型中，給定的粒徑峰值和互連線間最小失效距離分別為：,。圖3給出了在線寬度、線厚度和介質(zhì)厚度等參數(shù)給定的情況下，互連線間寄生電容隨線間距的情況。從圖中可以看出，本文給出的互連線間寄生電容模型與原模型隨線間距變化的趨勢完全一致。當線間距

11、比較小時，互連線間的寄生電容比較大；隨著線間距的增大，寄生電容在逐漸減小。另外，從圖中還可以看出，對同一個線間距而言，本文給出的互連線間寄生電容要比原模型表征的互連線間寄生電容要大。其原因是在原模型中沒有考慮導電冗余物缺陷對互連線間寄生電容的影響，而本文給出的模型給予考慮。因為互連線間導電冗余物缺陷的出現(xiàn)，局部減小了互連線之間的線間距，在局部范圍使互連線間的耦合電容也隨之增大。圖4給出了本文提出的新模型在不同的互連線間最小失效距離下互連線間寄生電容隨線間距的變化情況。從圖中可以看出，對不同的，當s比較大時互連線間寄生電容隨著s的增加變化不大。即，對同一個s而言，互連線間寄生電容幾乎不隨的變化而

12、變化。其原因是當線間距比較大時，相對于線間距s而言可以忽略，因此，對互連寄生電容的影響可以忽略不計。當線間距比較小時，對不同的互連線間寄生電容隨線間距s的變化比較大。圖5給出了在不同的下互連線間寄生電容在線間距比較小時隨線間距s的變化情況。從圖中可以看出，對同一個s互連線間寄生電容隨著的增加在下降。其原因是對同一個s而言，即兩條導線間的間距一定，而表示導電冗余物缺陷使得線間距小于時就造成互連線短路的臨界值，因此越大，表明互連線間的最小間距越大，則互連線間的寄生電容也就越大。圖6給出了在不同的線間距s及時互連線間寄生電容缺陷峰值粒徑的變化情況。從圖中可以看出，對同一個s而言，寄生電容隨著的增加而

13、增加。這是因為當線間距一定時，的增加減小了互連線之間的間距，因此增大了線間的耦合電容。從圖中還可以看出，對同一個而言，線間的寄生電容隨著線間距s的增加在減小。其原因是當峰值粒徑一定時，線間距s的增加意味著導線之間的有效間距也在增加，因此線間的耦合電容在減小。5結(jié)論 由于在集成電路制造過程中始終存在著缺陷，它的存在嚴重地影響著集成電路的成品率和可靠性。當丟失物缺陷出現(xiàn)在金屬互連層時會產(chǎn)生電遷移效應，大大縮短互連線壽命，降低集成電路可靠性。當導電冗余物缺陷出現(xiàn)在金屬互連層時會改變金屬互連線間距，使得集成電路寄生參數(shù)增大，導致集成電路性能下降。本文分析了冗余物缺陷對互連線間寄生電容的影響，給出了基于

14、缺陷均勻分布的互連線間寄生電容的計算模型。模擬結(jié)果表明，對于同一個線間距，考慮了缺陷影響的互連線間寄生電容模型所得的結(jié)果明顯大于沒有考慮缺陷影響的寄生電容模型所得的結(jié)果。因此，導電冗余物缺陷對互連線間寄生電容有很大的影響。參考文獻1 Sakurai T. IEEE Trans. Electron Devices. 1993, 40(1): 118124.2 Yuan Taut, Nowak Edward J. CMOS devices below 0.1: how high performance goes? IEDM97.3 Narain D. Arora, Kartik V. Raol,

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17、tance among Interconnections Based on Defects Uniform DistributionDUAN Xu-chao1,2 ZHAO Tian-xu2 (1 Institute of Computation and Information of Baoji College of Arts and Sciences Baoji China 7210072 Physics Department of Baoji College of Arts and Sciences Baoji China 721007 )Abstract: The parasitical

18、 effect is one of the key factors that restrict the VLSI development forward high speed and high density. In this paper, the parasitical capacitance affected by the defects in the IC manufacturing among interconnections is analyzed and the model of the parasitical capacitance is given. The simulatio

19、n results show that the extra electric defect makes the parasitical capacitance increase under given a space between interconnections in this paper.Key words: defect; delay; interconnection; parasitical capacitance; coupling capacitance段旭朝，男，生于1964年6月，碩士研究生，副教授。主要從事集成電路可制造性設計和優(yōu)化算法方面的研究工作。DUAN Xu-cha

20、o, born in 1964, M.S., associate professor. His research interests include optimal design of IC yield and optimization algorithm.趙天緒，男，生于1964年5月，博士研究生，教授。主要從事集成電路可制造性設計和容錯分析方面的研究工作。ZHAO Tian-xu, born in 1964, Ph.D., Professor. His research interests include IC manufacturability design and IC fault-t

21、olerant.BackgroundThis research belongs to the project of “Study on the related problems to yield and reliability of the deep submicron meter devices” supported by the Shaanxi Province Natural Science Foundation(No. SJ08-ZT13 ).There are three parameter that significantly affect yield and reliability of ICs: (1)a design-related parameter, such as chip area