基于FPGA瞬變微光能量探測系統(tǒng)的數(shù)據(jù)采集和存儲設(shè)計

1、    基于FPGA瞬變微光能量探測系統(tǒng)的數(shù)據(jù)采集和存儲設(shè)計        梁義濤1，2，汶德勝1，王 宏 時間:2008年04月11日     字 體: 大 中 小        關(guān)鍵詞:        摘要：關(guān)鍵詞： FPGA ADC FIFO 數(shù)據(jù)采集在傳統(tǒng)數(shù)據(jù)采集系統(tǒng)中，

2、通常采用單片機或DSP作為CPU，控制ADC、存儲器和其他外圍電路工作。單片機和DSP的各種功能要靠軟件的運行來實現(xiàn)。執(zhí)行的速度和效率受到很大限制，軟件運行時間在整個采樣時間中占很大的比例1。近年來，隨著FPGA技術(shù)的逐步完善和數(shù)據(jù)采集系統(tǒng)的發(fā)展，以FPGA為系統(tǒng)核心進行數(shù)據(jù)采集和存儲的應(yīng)用系統(tǒng)方案被廣泛采納。FPGA具有單片機和DSP無法比擬的優(yōu)勢：FPGA時鐘頻率高，內(nèi)部時延小；全部控制邏輯和時序由硬件完成，速度快，效率高；組成形式靈活，可以集成外圍控制、譯碼和接口電路。本設(shè)計基于FPGA技術(shù)，針對特定的目標(biāo)信號瞬變微光信號，提出數(shù)據(jù)采集與存儲實現(xiàn)方案并搭建硬件電路，經(jīng)仿真和實驗驗證了方案

3、的可行性。1 目標(biāo)特性分析和前端處理空間對地探測瞬變微光輻射能量研究始于上世紀80年代。目前，國外已有多個系統(tǒng)投入運行。國內(nèi)相關(guān)的理論研究也早已開展，但實際系統(tǒng)的研發(fā)還屬空白。系統(tǒng)中將感興趣的目標(biāo)事件分為三類：背景信號探測、瞬變光單峰信號探測、瞬變光雙峰信號探測。背景信號屬低高斯限帶白噪聲，變化緩慢，可看作一緩變直流信號，可采用較慢的均勻頻率采樣。單峰信號的上升和下降速度都很快，能量一般較雙峰信號低，必須以較快的固定頻率采集以免丟失信息。雙峰信號的第一峰上升、下降都很快，屬信號的高頻部分；第二峰變化緩慢，是信號的低頻部分，峰值能量高信號持續(xù)時間長。據(jù)此特點，本設(shè)計采用變頻技術(shù)采集雙峰信號的方案

4、，采樣點先密后疏，保證采集過程有較一致的測量精度和減少對數(shù)據(jù)存儲容量的要求。2 數(shù)據(jù)采集和存儲的硬件構(gòu)成2.1 數(shù)據(jù)采集的基本構(gòu)架和實現(xiàn)方案2.2 現(xiàn)場可編程門陣列器件FPGA本設(shè)計選用Altera的EPF10K10LC84-4，配置EPC2。使用QuartusII對程序編譯，結(jié)果如圖2所示，表明程序大小與FPGA資源搭配較為合適。2.3 A/D轉(zhuǎn)換器由于目標(biāo)信號動態(tài)范圍很大（約60db），不同信號經(jīng)過前端處理后存在一定的差異，需要選擇高精度、大動態(tài)范圍的ADC完成采樣。本設(shè)計ADC選擇ADI公司的14bit AD679KN，在異步單極性采樣模式下工作。AD679的輸出是8位的。010V的模擬

5、量被量化為14位數(shù)據(jù)，在數(shù)據(jù)低兩位補零，分為高8位和低8位，輸出使能oe兩個時鐘和hbe高低字節(jié)電平控制輸出2。選用該器件可充分利用FPGA內(nèi)部資源，減少PCB制作壓力，提高系統(tǒng)集成度。2.4 先進先出緩沖器FIFO由于并行通信較串行通信速度快的特點，使之成為多數(shù)實時系統(tǒng)的選擇3。并行通信的實現(xiàn)主要采用三種方式：緩存器、雙口RAM和FIFO。緩存器方式存儲數(shù)據(jù)量小，需要采用嚴格的通信協(xié)議才能保證數(shù)據(jù)的正確傳輸；雙口RAM方式速度快，但需要占用FPGA大量而寶貴的I/O口資源；FIFO方式速度同雙口RAM一樣，由于沒有地址總線，不會產(chǎn)生地址沖突，接口電路簡潔且不占用系統(tǒng)地址資源。在實際應(yīng)用中，存

6、儲單元選用IDT公司生產(chǎn)的CMOS型異步FIFOIDT7203L25TPI實現(xiàn)。此器件是8位單向異步FIFO的典型芯片，容量為2048×9bit，存取時間為25ns，是一種高速、低功耗的先進先出雙端口存儲緩沖器4。芯片本身具有較完善的控制邏輯，應(yīng)用方便可靠。3 軟件模塊設(shè)計FPGA內(nèi)部資源劃分如圖3所示。(1)控制模塊：接收下位機控制指令，解析為工作模式、觸發(fā)閾值和其他前端預(yù)處理電路控制字傳送到其他模塊。該模塊設(shè)定有默認的工作模式等參數(shù)，當(dāng)上電復(fù)位且系統(tǒng)控制指令未發(fā)出時，或者系統(tǒng)前后指令有誤時，F(xiàn)PGA使用默認工作狀態(tài)控制各部分工作，確保系統(tǒng)仍能運行，提高系統(tǒng)可靠性。(2)分頻器：由

7、系統(tǒng)主頻分出其他模塊所需的工作頻率。(3)采樣頻率發(fā)生器：采樣使能ens有效時，輸出默認的采樣頻率，采樣數(shù)據(jù)送到識別檢測模塊。當(dāng)發(fā)現(xiàn)有信號發(fā)生時，根據(jù)工作模式參數(shù)給出相應(yīng)的采樣頻率。一次數(shù)據(jù)采集和存儲完成后，ens無效，屏蔽采樣。待FIFO被清空后，ens有效，重新允許采樣。ens控制邏輯如圖4所示。(4)數(shù)據(jù)鎖存和識別檢測：根據(jù)ADC的采樣結(jié)束脈沖eoc，給出ADC的高低位控制脈沖hbe和輸出使能脈沖oe，將采樣數(shù)據(jù)鎖存，送向識別檢測模塊。識別檢測模塊包含了判斷信號是否發(fā)生的識別算法。當(dāng)檢測到有信號發(fā)生時，鎖存模塊給出寫FIFO的脈沖wr，將數(shù)據(jù)寫入FIFO，同時開始計時。計時時間到，則停止

8、寫FIFO；觸發(fā)ens無效屏蔽采樣脈沖。等待FIFO清空。數(shù)據(jù)采樣與存儲控制流程如圖5所示。4 仿真與試驗結(jié)果這里給出基于Altera的QuartusII和FLEX10K10LC84-4的仿真和實驗結(jié)果。圖6為變頻采樣時，采樣頻率與其他信號關(guān)系及其時序波形。先以默認的采樣頻率進行采樣，當(dāng)探測到有信號發(fā)生時（siggen變?yōu)楦唠娖剑?，開始輸出經(jīng)過變頻的采樣頻率，每32個點，2分頻一次，直到采足要求的數(shù)據(jù)為止。采樣時間到后，siggen信號也隨之成無效；信號ens屏蔽采樣時鐘。待到FIFO被清空后，ens有效，恢復(fù)輸出默認采樣時鐘，重新開始采樣、識別和存儲工作。圖7所示為以固定頻率采樣時，hbe、

9、oe和wr的時序關(guān)系。采樣數(shù)據(jù)先送入鎖存模塊。經(jīng)識別算法處理，當(dāng)探測到信號后，siggen信號變高電平，開始給出寫脈沖，向FIFO輸出數(shù)據(jù)，給出第一個寫脈沖后開始計時（timeout信號高電平有效）。輸入數(shù)據(jù)din傳到輸出數(shù)據(jù)線outdout上。根據(jù)軟件功能設(shè)計，搭建了相應(yīng)的硬件電路并在實驗室實際進行了測試。圖8為示波器顯示的各信號波形。從圖中可看出它們的相互時序關(guān)系符合系統(tǒng)設(shè)計和器件要求。各子圖中，示波器通道1波形對應(yīng)圖標(biāo)前面的信號。需要注意的是，AD679開始轉(zhuǎn)換信號sc脈沖的低電平持續(xù)時間最好不要超過6.3s，否則，每6.3s會在eoc腳出現(xiàn)一個毛刺影響數(shù)據(jù)輸出。因此，當(dāng)采樣頻率周期超過

10、10s后，需要調(diào)整信號占空比，確保低電平在6.3s內(nèi)。按照實際工程要求，完成了軟件編程、仿真和外圍硬件電路的搭建，實現(xiàn)了瞬變微光能量探測系統(tǒng)的數(shù)據(jù)采集和存儲設(shè)計方案。軟件仿真結(jié)果與設(shè)計方案吻合，功能較為完善。硬件測試結(jié)果說明設(shè)計方案可行，系統(tǒng)運行穩(wěn)定可靠。在實際工程應(yīng)用中，很多系統(tǒng)會對采樣和存儲功能有特殊要求，加以約束。對于這些系統(tǒng)的設(shè)計，此方案也有一定的參考價值。參考文獻1 徐海軍，葉衛(wèi)東.FPGA在高性能數(shù)據(jù)采集系統(tǒng)中的應(yīng)用J.計算機技術(shù)與應(yīng)用，2005；25(1)：40432 14-Bit 128kSPS Complete Sampling ADC AD679 DatasheetZAnalog Devices Comp，20033 金 明，羅飛路，朱霞輝等.