ESD電路保護(hù)設(shè)計(jì)中的若干關(guān)鍵問(wèn)題(精)

1、ESD電路保護(hù)設(shè)計(jì)中的若干關(guān)鍵問(wèn)題兼顧 ESD 抑制器件的電容和布局因素的超高速數(shù)據(jù)傳輸線路保護(hù)電路設(shè)計(jì) 師在設(shè)計(jì)實(shí)用而可靠的產(chǎn)品過(guò)程中面臨著許多靜電放電(ESD 問(wèn)題。不僅如此，電子產(chǎn)品市場(chǎng)向更高數(shù)據(jù)吞吐量和信號(hào)速度發(fā)展的趨勢(shì)更使這本已復(fù)雜的 問(wèn)題雪上加霜。ESD 呆護(hù)基本上分為兩類：即在制造過(guò)程中的保護(hù)以及在“現(xiàn) 實(shí)”環(huán)境中的保護(hù)。除了保護(hù)數(shù)據(jù)傳輸線路之外，ESDW制器件必須保持其信號(hào)的完整性。把 ESD抑制器設(shè)置得距其保護(hù)的線路過(guò)遠(yuǎn)有可能降低其有效性。電路板跡線( Board Trace )電感會(huì)在芯片上引起額外的電壓，即“過(guò)沖”。為避免發(fā)生這 一現(xiàn)象，應(yīng)盡量把 ESDW制器安放得靠近受

2、保護(hù)線路。底線是 ESD“解決方 案”的選擇不再像選擇一個(gè)額定參數(shù)與電路工作電壓相符的抑制器那么簡(jiǎn)單。 目前，一種比較有效的解決方案是把電路板的布局以及ESD 抑制器件的非抑制電特性考慮在內(nèi)。在深入研究 ESD 保護(hù)的詳細(xì)內(nèi)容之前，回顧一下它的基本知 識(shí)將有所幫助。ESD 在制造過(guò)程中的保護(hù)每當(dāng)兩種不同的材料相互接觸后分開(kāi)時(shí)，就會(huì)產(chǎn)生這種所謂的“摩擦生 電”效應(yīng)。電荷隨后轉(zhuǎn)移至電位較低的物體這一現(xiàn)象被稱為“靜電放電”。擺在設(shè)計(jì)、質(zhì)量和可靠性組織面前的課題是如何應(yīng)對(duì)其電子產(chǎn)品上的靜電 轉(zhuǎn)移效應(yīng)。如果 ESD 脈沖進(jìn)入到電子裝置的內(nèi)部，則會(huì)對(duì)內(nèi)部電路造成實(shí)際損 壞。據(jù) ESD協(xié)會(huì)估計(jì)：由用戶活動(dòng)所

3、產(chǎn)生的 ESD 導(dǎo)致的產(chǎn)品受損平均占到 27%- 33%不管產(chǎn)品損耗發(fā)生在用戶端還是在制造過(guò)程中，ESD 都會(huì)招致產(chǎn)品可靠性的下降并減少公司的利潤(rùn)。為了對(duì)降低由 ESD 導(dǎo)致的損耗提供幫助，芯片 制造商可以在其集成電路模片中采用 TVS 結(jié)構(gòu)。這將使得它們性能更加穩(wěn)定， 并有助于提高芯片生產(chǎn)和電路板制造過(guò)程的成品率。ESD 在現(xiàn)實(shí)環(huán)境中的保護(hù)當(dāng)把電子產(chǎn)品從制造環(huán)境中挪到實(shí)際日常應(yīng)用中將產(chǎn)生很大問(wèn)題。由最終 用戶生成并引入電子裝置的 ESD 比在受控制造環(huán)境中發(fā)現(xiàn)的 ESD 要嚴(yán)重得多。 這就意味著一個(gè)能在制造過(guò)程中實(shí)現(xiàn)高成品率的設(shè)計(jì)有可能在現(xiàn)場(chǎng)使用時(shí)產(chǎn)生 較大的損耗。 因此，人們對(duì) ESD 的

4、關(guān)注焦點(diǎn)已經(jīng)從芯片強(qiáng)化(Chip Hardening )向系統(tǒng)強(qiáng)化(SystemHardening )轉(zhuǎn)變。ESD 抑制：IC 或 ASIC 即使經(jīng)受住了制造過(guò)程的考驗(yàn)也不能保證就能通過(guò)用 戶“實(shí)際”使用的檢驗(yàn)。目前，設(shè)計(jì)師有無(wú)數(shù)現(xiàn)成的ESD 保護(hù)方案可以選擇，包括隔離電路、濾波電路和抑制元件(如多層可變電阻、硅二極管和新推出的 聚合物抑制器)。雖然這些方法均能增強(qiáng)電子裝置的抗 ESD 性能，但在選擇過(guò)程中還需考慮 一些固有特性。顯而易見(jiàn)的特性包括外形尺寸、引出腳配置、焊點(diǎn)布局和漏電 流。但是，隨著人們對(duì)于電路提供更高的信息吞吐量的要求日益迫切， 另一個(gè) 特性變得非常重要，這就是電容。電容和信

5、號(hào)完整性：不管是過(guò)去還是現(xiàn)在，抑制器的固有封裝電容都可被 設(shè)計(jì)師所利用。在信號(hào)頻率與任何的干擾頻率（像 EMI “噪聲”和 ESD 舜變） 之間具有高隔離度的場(chǎng)合，電容還能夠起到濾波的作用。本質(zhì)上起著類似低通 濾波器作用的抑制器為舜變抑制提供箝位功能，并可對(duì)耦合到受保護(hù)數(shù)據(jù)傳輸 線路中的干擾高頻信號(hào)進(jìn)行 EMI 濾波。例如，蜂窩電話的耳機(jī)終端工作于較低的頻率（音頻范圍），而ESD 和蜂窩電話的工作頻率則高得多（900 至 1900MHZ。這里，從用戶角度來(lái)看，大電 容多層可變電阻和二極管是實(shí)施 ESD 保護(hù)的理想選擇。它們所具有的一個(gè)額外 優(yōu)點(diǎn)是能夠?qū)Χ鷻C(jī)線輸出的蜂窩電話輻射信號(hào)進(jìn)行濾波。然而

6、，這一“優(yōu)點(diǎn)”在信號(hào)速度提高時(shí)卻會(huì)成為一個(gè)“缺點(diǎn)”。人們對(duì)于 高信息吞吐量（視頻、音頻、數(shù)據(jù)）的需求對(duì)數(shù)據(jù)傳輸速率的提高起到了推動(dòng) 作用。這些“高速”數(shù)據(jù)傳輸線路的實(shí)例包括USB2.0 IEEE1394 吉位以太網(wǎng)和 InfiniBand 協(xié)議。所有這些協(xié)議的數(shù)據(jù)傳輸率均超過(guò)了 100Mbits/s.不過(guò)，所有這些有助于消除干擾噪聲的高傳輸速度和電容同時(shí)又會(huì)濾除數(shù) 據(jù)信號(hào)本身，導(dǎo)致有可能使系統(tǒng)無(wú)法運(yùn)行的失真數(shù)據(jù)波形。失真表現(xiàn)為由較慢 的上升和下降時(shí)間所致的高態(tài) /低態(tài)舜變的前沿和后沿被修圓。上升和下降時(shí)間較慢會(huì)給系統(tǒng)帶來(lái)一些問(wèn)題，其中最重要的是時(shí)序問(wèn)題。 電路在特定的時(shí)間需要穩(wěn)定的“高”態(tài)和“

7、低”態(tài)。隨著各狀態(tài)之間過(guò)渡時(shí)間 的增加，電路有可能檢測(cè)到不完整的過(guò)渡期，從而將數(shù)據(jù)誤差引入系統(tǒng)。只要控制電路的信息與預(yù)定的協(xié)議相符，電路就會(huì)按照原先的設(shè)計(jì)正常工 作。當(dāng)信號(hào)元件性能下降時(shí)，電路識(shí)別預(yù)定信息的能力也隨之下降。從電路保 護(hù)的角度來(lái)看，其目的是為電路提供 ESD 呆護(hù)并保持?jǐn)?shù)據(jù)的完整性，而不是干 擾電路的正常工作。為了調(diào)查封裝電容對(duì)數(shù)據(jù)完整性的影響，我們收集了兩種數(shù)據(jù)頻率上的測(cè) 試結(jié)果。這里，關(guān)鍵因素并不是所采用的具體技術(shù)，而是電容值。測(cè)試所采用 的產(chǎn)品是：0.050 pF 的 PGB0010603 PulseGuard 抑制器1.0 pF 的 ML 陶瓷電容器10.0 pF 的 M

8、L 陶瓷電容器660 pF 的 V5.5MLA0603 多層可變電阻器當(dāng) 12Mbit/s 波形的上升時(shí)間（ 10/90%）較快時(shí)（ 0.242ns ），則其保持電 平的時(shí)間要長(zhǎng)得多（80ns）。在此數(shù)據(jù)傳輸率條件下，10pF 或更小的電容值將 使得數(shù)據(jù)通過(guò)時(shí)的失真最小。由圖可以清楚地看到采用660pF 電容值時(shí)數(shù)據(jù)脈沖的前沿和后沿是如何被修圓的。這里，用 480Mbits/s 的數(shù)據(jù)波形對(duì)相同的器件進(jìn)行測(cè)試。兩種信號(hào)的上升 時(shí)間是相同的（ 0.242ns） ，但 480Mbits/s 信號(hào)具有短得多的電平保持時(shí)間 （ 2.0ns ）。在這種場(chǎng)合，660pF 電容造成了相當(dāng)大的失真，以致于波形

9、甚至無(wú)法達(dá)到 信號(hào)工作電壓。實(shí)質(zhì)上，數(shù)據(jù)均不是通過(guò)信號(hào)線傳送的。即便是在這種場(chǎng)合， 660pF 電容造成了相當(dāng)大的失真，以致于波形甚至無(wú)法達(dá)到信號(hào)工作電壓。實(shí) 質(zhì)上，數(shù)據(jù)均不是通過(guò)信號(hào)線傳送的。即便是 10pF 的電容值也足以引起巨大的 波形失真。它減少了電平保持時(shí)間并使前沿和后沿沿的形狀大為改變。采用 1.0pF 電容值時(shí)的邊緣失真較小，而采用 0.050pF 電容值時(shí)，數(shù)據(jù)波形通過(guò)時(shí)沒(méi)有失真。附表列出了波形（位速率為 480Mbits/s ）對(duì)應(yīng)每種電容值的上升時(shí)間（ 10/90%）。該數(shù)據(jù)揭示了在進(jìn)行超高速系統(tǒng)的數(shù)據(jù)傳輸線路保護(hù)時(shí)ESDW 制器的電容特性的重要性。盡管現(xiàn)有的各種抑制器均能

10、夠提供有效的ESD 保護(hù)功能，但不能以犧牲系統(tǒng)的信號(hào)完整性為代價(jià)。因此，在把ESD 抑制器引入電路設(shè)計(jì)之前，必須對(duì)其電容有所考慮。具有極低電容值的ESD 抑制元件（如 PulseGuard器件）能夠在提供 ESD 保護(hù)功能的同時(shí)保持咼速數(shù)據(jù)信號(hào)的數(shù)據(jù)完整性。安裝方面的考慮：當(dāng)選擇了一個(gè)抑制和電特性（漏電流、電容）與電路參 數(shù)相吻合的 ESD 抑制器之后，還需要作出另一項(xiàng)選擇：抑制器應(yīng)安裝在電路板 的什么位置上才能優(yōu)化電路的 ESD 保護(hù)？“優(yōu)化” ESD 呆護(hù)指的是使受保護(hù)芯 片上的 ESD 舜變盡可能少。高速信號(hào)和瞬變（如 ESD 帶來(lái)了另一個(gè)寄生特性電感。尤其值得關(guān)注的 是用來(lái)實(shí)現(xiàn)連接器、

11、芯片及其他任何配套元件之間互連的電路板上跡線的寄生 電感。與電容效應(yīng)相似，由電路板跡線所產(chǎn)生的電感將不會(huì)影響低頻信號(hào)。但 是，在高速條件下，這種電感將產(chǎn)生有可能影響信號(hào)完整性的阻抗分量?；貞?一下感抗的計(jì)算公式：XL =L. 該式也可寫成： XL = 2 fL. 當(dāng)高頻信號(hào)（如 ESD 通過(guò)時(shí)，少量的跡線電感可能轉(zhuǎn)換成巨大的阻抗。設(shè)計(jì)師可通過(guò)在ESD 抑制器和受保護(hù)芯片之間設(shè)置盡可能大的距離的方法來(lái)利用上述特性。給出了下 列電感值：。L1 連接器與 ESD 抑制器之間的電感。L2 ESD 抑制器與芯片 I/O 引腳之間的電感。L3 I/O 線與 ESD 抑制器之間的電感（短截線跡）實(shí)質(zhì)上，L2

12、 將消耗掉 ESD 抑制器箝位動(dòng)作之后剩余的 ESD 脈沖的能量。 ESD脈沖的電壓和電流衰減發(fā)生于能量在電路板跡線周圍的磁場(chǎng)中存儲(chǔ)和消耗 的過(guò)程中。請(qǐng)注意電路板跡線的長(zhǎng)度與最終到達(dá)芯片I/O 弓 I 腳的 ESD 脈沖能量呈反比關(guān)系。隨著跡線長(zhǎng)度的增加，ESD 脈沖的強(qiáng)度（由芯片承受）下降。ESD 脈沖強(qiáng)度的下降將轉(zhuǎn)化成芯片承受應(yīng)力的減弱。曲線示出了在一塊測(cè)試電路板上的兩個(gè)位置上測(cè)得的電壓與時(shí)間之間的數(shù) 值關(guān)系，它們幫助我們了解了 ESD 抑制器件的安放位置所產(chǎn)生的影響。本例 中，抑制器安裝在連接器處，即 ESD 舜變的入口點(diǎn)。藍(lán)色波形示出了位于ESD抑制器處的I/O線上的測(cè)量電壓。 抑制器

13、對(duì)具有 約350V的測(cè)量峰值電壓和 75V 左右的“箝位”（即保持）電壓的 1000V 傳輸線 脈沖發(fā)生器的脈沖作出響應(yīng)。將此與顯示 ESD 脈沖實(shí)際上到達(dá) IC 的綠色波形進(jìn)行對(duì)比。在這種場(chǎng)合，一 個(gè) 3英寸長(zhǎng)的跡線（L2）把 ESD 抑制器與 IC 用輸入衰減器（In put Pad ）連接 起來(lái)。請(qǐng)注意測(cè)得的峰值電壓已被降至 60V,且“箝位”電壓約為 25V.這意味 著什么呢？對(duì)電路設(shè)計(jì)師而言，這提供了一種用于最大限度地減少 IC 和 ASIC 的 I/O 輸入端所承受的ESD 的策略。增加 ESD 抑制器與芯片之間的跡線長(zhǎng)度能 夠顯著地減弱 IC 所承受的應(yīng)力。這意味著使跡線變長(zhǎng)將增

14、加 L2 的電感值。坦白地說(shuō)， 應(yīng)把 ESD 抑制器直接放置在連接器的后面。 它應(yīng)該是第一個(gè)遭 遇 ESD舜變的板級(jí)元件。然后，在實(shí)際可行的情況下，任何需要保護(hù)的芯片均 應(yīng)盡可能地遠(yuǎn)離 ESD 抑制器。米取這一方法將極大地減輕集成電路所承受的應(yīng) 力。下面羅列的是ESD 抑制器安裝位置的相對(duì)優(yōu)先級(jí)，按從高到低的順序排列 如下：。 設(shè)置于作為系統(tǒng)屏蔽（機(jī)殼）中的入口的連接器的內(nèi)部。 安放于電 路板跡線與連接器插腳相互作用的位置。 放置于電路板上緊挨在連接器后面的 位置。 位于可以高效耦合至 I/O 線路的性能穩(wěn)定且未受保護(hù)的傳輸線路。 設(shè) 置于數(shù)據(jù)傳輸線路上的一個(gè)串聯(lián)阻性元件之前。 位于數(shù)據(jù)傳輸線路上的一個(gè)扇 出點(diǎn)之前。 靠近 IC 和/或 ASIC 另一個(gè)需要考慮的布局問(wèn)題是從電路板跡線至 ESD 抑制器的距離。目標(biāo)是將該距離降至最小。與此跡線相關(guān)聯(lián)的電感以及任 何的封裝寄生電感都將在保護(hù)電路中加入阻抗。實(shí)質(zhì)上，隨著與傳輸線路之間距離的增加，E