建立時間與保持時間

1、建立時間與保持時間 建立時間（Tsu：set up time）是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時間，如果保持時間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時間的簡單示意圖如下圖1所示。圖1 保持時間與建立時間的示意圖 在FPGA設(shè)計的同一個模塊中常常是包含組合邏輯與時序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么對建立時間與保持時間建立清晰的概念非常重要。下面在認(rèn)識了建立時間與保持時間的概念上思考如下的問題。圖2 同步設(shè)

2、計中的一個基本模型 圖2為統(tǒng)一采用一個時鐘的同步設(shè)計中一個基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間；Tpd為時鐘的延時。如果第一個觸發(fā)器D1建立時間最大為T1max，最小為T1min，組合邏輯的延時最大為T2max，最小為T2min。問第二個觸發(fā)器D2立時間T3與保持時間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時鐘周期是多少。這個問題是在設(shè)計中必須考慮的問題，只有弄清了這個問題才能保證所設(shè)計的組合邏輯的延時是否滿足了要求。 下面通過時序圖來分析：設(shè)第一個觸發(fā)器的輸入為D1，輸出為Q1,第二個觸發(fā)器的輸入為D

3、2，輸出為Q2； 時鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于分析我們討論兩種情況即第一：假設(shè)時鐘的延時Tpd為零，其實這種情況在FPGA設(shè)計中是常常滿足的，由于在FPGA設(shè)計中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內(nèi)部時鐘的延時完全可以忽略不計。這種情況下不必考慮保持時間，因為每個數(shù)據(jù)都是保持一個時鐘節(jié)拍同時又有線路的延時，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時間都能滿足要求，重點是要關(guān)心建立時間，此時如果D2的建立時間滿足要求那么時序圖應(yīng)該如圖3所示。 從圖中可以看出如果：T-Tco-Tdelay>T3即： Tdelay< T-Tc

4、o-T3那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。 圖3 符合要求的時序圖 如果組合邏輯的延時過大使得T-Tco-Tdelay<T3那么將不滿足要求，第二個觸發(fā)器就在第二個時鐘的升沿將采到的是一個不定態(tài)，如圖4所示。那么電路將不能正常的工作。圖4 組合邏輯的延時過大時序不滿足要求 從而可以推出T-Tco-T2max>T3這也就是要求的D2的建立時間。 從上面的時序圖中也可以看出，D2的建立時間與保持時間與D1的建立與保持時間是沒有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時有關(guān)，這也是一

5、個很重要的結(jié)論。說明了延時沒有疊加效應(yīng)。 第二種情況如果時鐘存在延時，這種情況下就要考慮保持時間了，同時也需要考慮建立時間。時鐘出現(xiàn)較大的延時多是采用了異步時鐘的設(shè)計方法，這種方法較難保證數(shù)據(jù)的同步性，所以實際的設(shè)計中很少采用。此時如果建立時間與保持時間都滿足要求那么輸出的時序如圖5所示。圖5 時鐘存在延時但滿足時序 從圖5中可以容易的看出對建立時間放寬了Tpd，所以D2的建立時間需滿足要求：TpdT-Tco-T2max>T3 由于建立時間與保持時間的和是穩(wěn)定的一個時鐘周期，如果時鐘有延時，同時數(shù)據(jù)的延時也較小那么建立時間必然是增大的，保持時間就會隨之減小，如果減小到不滿足D2的保持時間

6、要求時就不能采集到正確的數(shù)據(jù)，如圖6所示。 這時即T（Tpd+TTco-T2min）<T4,就不滿足要求了，所以D2的保持時間應(yīng)該為：T（Tpd+TTco-T2min）>T4 即TcoT2min-Tpd>T4 從上式也可以看出如果Tpd0也就是時鐘的延時為0那么同樣是要求TcoT2min>T4，但是在實際的應(yīng)用中由于T2的延時也就是線路的延時遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時間即T4所以不必要關(guān)系保持時間。圖6 時鐘存在延時且保持時間不滿足要求 綜上所述，如果不考慮時鐘的延時那么只需關(guān)心建立時間，如果考慮時鐘的延時那么更需關(guān)心保持時間。下面將要分析在FPGA設(shè)計中如何提高同步系統(tǒng)中

7、的工作時鐘。 如何提高同步系統(tǒng)中的工作時鐘 從上面的分析可以看出同步系統(tǒng)時對D2建立時間T3的要求為：T-Tco-T2max>T3 所以很容易推出T>T3+Tco+T2max,其中T3為D2的建立時間Tset，T2為組合邏輯的延時。在一個設(shè)計中T3和Tco都是由器件決定的固定值，可控的也只有T2也就時輸入端組合邏輯的延時，所以通過盡量來減小T2就可以提高系統(tǒng)的工作時鐘。為了達(dá)到減小T2在設(shè)計中可以用下面不同的幾種方法綜合來實現(xiàn)。通過改變走線的方式來減小延時 以altera的器件為例，我們在quartus里面的timing closure floorplan可以看到有 很多條條塊塊，

8、我們可以將條條塊塊按行和按列分，每一個條塊代表1個LAB，每個LAB里 有8個或者是10個LE。它們的走線時延的關(guān)系如下：同一個LAB中（最快） < 同列或者同行 < 不同行且不同列。 我們通過給綜合器加適當(dāng)?shù)募s束（約束要適量，一般以加5%裕量較為合適，比如電路 工作在100Mhz，則加約束加到105Mhz就可以了，過大的約束效果反而不好，且極大增加綜合時間）可以將相關(guān)的邏輯在布線時盡量布的靠近一點，從而減少走線的時延。 通過拆分組合邏輯的方法來減小延時 由于一般同步電路都不止一級鎖存（如圖8），而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求，縮短最長延時路徑，才可提高電路的工作頻率。如圖7所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術(shù)的基本原理。 對于圖8的上半部分，它時鐘頻率受制于第二個較大的組合邏輯的延時，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸。圖7 分割組合邏輯圖8 轉(zhuǎn)移組合邏輯 那么在設(shè)計中如何拆分組合邏輯呢，更好的方法要在實踐中不斷的積累，但是一些良好的設(shè)計思想