SIwave電源完整性仿真教程

1、Slwave電源完整性仿真教程 V1.0目錄1軟件介紹 42.1功能概述 42.2操作界面 52.3常用熱鍵 72仿真的前期準(zhǔn)備 82.1軟件的準(zhǔn)備 82.2 PCB文件導(dǎo)入 82.2.1 Launch Slwave方式 82.2.1 ANF+CMP 方式 92.3 PCB 的 Validation Check 102.4 PCB疊層結(jié)構(gòu)設(shè)置 112.5仿真參數(shù)設(shè)置 132.6 RLC參數(shù)修正 142.6.1 RLC的自動(dòng)導(dǎo)入 14檢視自動(dòng)導(dǎo)入的RLC默認(rèn)值 15263批量修改RLC® 16264套用大廠的RLC參數(shù) 163 Slwave 仿真模式 173.1諧振模式 173.2激勵(lì)

2、源模式 193.3 S參數(shù)分析 224實(shí)例仿真分析 244.1 從 Allegro 中導(dǎo)入 Slwave 244.2 Validati on Check 244.3疊層結(jié)構(gòu)設(shè)置 244.4無源參數(shù)RLC修正 254.5平面諧振分析 274.6目標(biāo)阻抗（Z參數(shù)）分析 284.7選取退耦電容并添加 294.8再次運(yùn)行仿真查看結(jié)果 305問題總結(jié) 325.1 PCB諧振的概念 325.2為何頻率會(huì)有實(shí)部和虛部 335.3電容的非理想特性影響 345.4地平面完整與回流路徑連續(xù) 345.5電源目標(biāo)阻抗 351 軟件介紹2.1 功能概述Ansoft SIwave 主要用于解決電源完整性問題，采用全波有限

3、元算法，只能進(jìn)行無源的仿真分析。Ansoft Slwave雖然功能強(qiáng)大，但并非把 PCB導(dǎo)入，就能算出整塊板子的問題 在哪里。還需要有經(jīng)驗(yàn)的工程設(shè)計(jì)人員，以系統(tǒng)化的設(shè)計(jì)步驟導(dǎo)入此軟件檢查PCB設(shè)計(jì)。主要功能如下：1. 計(jì)算共振模式在PDS電源地系統(tǒng)結(jié)構(gòu)（層結(jié)構(gòu)、材料、形狀）的LAYOUTS前，我們可以計(jì)算出PDS電源地系統(tǒng)的共有的、內(nèi)在的共振模式?？梢杂?jì)算在目標(biāo)阻抗要求的帶寬或更高的帶寬范 圍內(nèi)共振頻率點(diǎn)。2. 查看共振模式下的電壓分布圖避免把大電流的 lC 芯片放置于共振頻率的電壓的峰值點(diǎn)和電壓谷點(diǎn)。原因是當(dāng)把這些 源放在共振頻率的電壓的峰值點(diǎn)和電壓谷點(diǎn)的時(shí)候很容易引起共振。3. 偵測電壓利

4、用電流源代替IC芯片放置于它們可能的LAYOUT placement位置的周圍、同時(shí)放置 電壓探頭于理想 lC 芯片的位置偵測該位置的電壓頻率相應(yīng)。在電壓的頻率相應(yīng)的曲線中， 峰值電壓所對應(yīng)的頻率點(diǎn)就是共振頻率的發(fā)生點(diǎn)。4. 表面電壓基于電壓峰值頻率，查看這些頻率點(diǎn)的表面電壓的分布情況，把退耦電容放置于電壓峰值和谷點(diǎn)的位置處。 （這就是如何放置退耦電容的根據(jù)）5. 單端口的Z參數(shù)計(jì)算計(jì)算單端口的（IC位置）的Z參數(shù)（通常使用log log標(biāo)尺，Hz）。通過Z參數(shù)的頻 率相應(yīng)曲線，我們可以計(jì)算出我們需要的“電容大小、 ESL大小、ESR大小”。（從中我們 可以知道我們需要什么樣規(guī)格的退耦電容）

5、。6. 偵測實(shí)際退耦電容影響使用內(nèi)置的ANSOFT FULWAVE SPIC來偵測實(shí)際退耦電容影響（包括：共振、 ESLESR、 Parrallel skew 等）。7. 選取電容通過實(shí)際的AC掃描響應(yīng)來選擇需要的電容，包括電容的 R/L/C值。8. 偵測回路電感影響在不同的位置放置電容來偵測路徑的自感的影響。 （這將決定退耦電容放置的位置） 。9. 檢測傳輸阻抗使用多端口的Z參數(shù)來檢測傳輸阻抗。2.2 操作界面SIwave v3.5 軟件剛安裝完的畫面如圖 1- 1 所示，配置如下：1. View Windows ： Circuit ElementsLayersNets Window2.Vi

6、ew Toolbars:Coordinate Entry and Draw3.View Win dows:Message Window圖1-1Slwave界面1. View' Win dows:Circuit ElementsLayersNets Window每一行代表每一層layer的堆棧(stack)，叉叉符號表示該層各元素是否全顯示。如果想顯示第一層的traces 但不想看 circuit elements，就選第二個(gè)勾勾，但不選第四個(gè)勾勾，如圖1- 2所示。小圓圈的核選按鈕，代表目前選定的編輯層，這一層要選對，才可以正確的選定該層對象 (traceviaeleme ntpla

7、ne)做編輯。有顏色的長方框，代表該層的copper有沒有要填滿顯示如果直接在"METAL-1"文字上點(diǎn)鼠標(biāo)右鍵，會(huì)跳出快捷選單"Edit LayerProperties. "。圖 1- 2 Layers2.View Toolbars0 C? III時(shí) 口壷 R|G£ometry 三4F左邊部份是主功能選單內(nèi)的Draw Circle, ., Trace, Via，用來放置circuit eleme nt。選定要放置的對象后，記得還要選擇"Draw ing Mode"。右邊部份是選擇對象?？梢杂霉鈽?biāo)選定或是拉方框范圍選定。選定

8、對象前，記 得要選擇正確的對象屬性，否則無法選到該對象y；|-1 5.5 DO QOdx;呼View Toolbars : Coord in ate Entryliitsjmrn 1左邊顯示目前坐標(biāo)；右邊設(shè)定刻度單位，可以從mm改成mils會(huì)顯示相關(guān)信息3.View Windows: Message Window在程序執(zhí)行的過程中， Message還有旁邊的 Warnings/Errors2.3常用熱鍵Shift +左鍵拖曳：整個(gè)圖像在畫面區(qū)域內(nèi)搬移(View Pan )Shift + Alt +左鍵上拖曳：Zoom in?Shift + Alt +左鍵下拖曳：Zoom outAlt + 拖曳

9、：3D旋轉(zhuǎn)Alt + 左鍵雙擊：于上區(qū)域-> 正視位?于下區(qū)域 _> 背視位于左右區(qū)域-> 側(cè)視位Ctrl + D : Fit All2 仿真的前期準(zhǔn)備2.1 軟件的準(zhǔn)備本教程中軟件使用的版本分別是 Cadence 15.7 和 SIwave V3.5 。Slwave軟件的安裝與破解都比較簡單，這里不做敘述。Ansoft LinksAnsoft 的工另外，為方便Allegro文件的導(dǎo)入，安裝Cade nee軟件之后，可以安裝 的Cade nee集成工具(in t_cade nce_Allegro.exe) 。安裝成功之后，會(huì)有一個(gè) 具條，如圖 2- 1 所示：圖 2- 1 A

10、nsoft 的安裝工具條2.2 PCB 文件導(dǎo)入以Cade nee Allegro的導(dǎo)入為例，介紹PCB文件的導(dǎo)入過程，有兩種方式2.2.1 Launch Slwave 方式運(yùn)行 Allegro 的 AnsoftLaunch Slwave 菜單，如圖 2- 2 所示：圖 2- 2 Launch Slwave彈出如圖 2- 3 框圖：圖 2- 3 Start Slwave點(diǎn)擊0K彈出如圖2-4，圖2- 5所示框圖：圖 2- 4 PCB 文件導(dǎo)入過程中圖 2- 5 PCB 文件導(dǎo)入完成后即完成 Allegro 到 SIwave 的轉(zhuǎn)換。2.2.1 ANF+CMP 方式1. 運(yùn)行 Allegro 的

11、 An soft'Write An soft Neutral File V2或 V4 菜單，如圖 2- 6 所示：圖 2- 6 Write Ansoft Neutral File彈出如圖 2- 7 所示窗口：圖 2- 7 Export ANF點(diǎn)擊OK即導(dǎo)出“ *_v2.anf ”文件。2. 運(yùn)行 Allegro 的 AnsoftWrite SIwave Component File 菜單，如圖 2- 8 所示：圖 2- 8 Export Component File點(diǎn)擊OK即可導(dǎo)出“ *cmp”文件。3. 打開 SIwave3.5a.運(yùn)行Slwave的FileImportANF 菜單，

12、如圖2- 9 所示：圖 2- 9 Import ANF選擇剛才從 Allegro 中導(dǎo)出來的“ *_v2.anf ”文件，彈出圖 2- 10 所示的窗口：圖2- 10導(dǎo)入ANF文件之后b. 然后，運(yùn)行 SIwave 的 FileImportComponent File 菜單，選擇剛才從 Allegro 中 導(dǎo)出來的“ *_v2.cmp”文件，調(diào)入元器件，彈出圖2-11所示的窗口：圖2- 11導(dǎo)入cmp文件之后至此，元器件的信息才被導(dǎo)入，即完成了Allegro到Slwave的轉(zhuǎn)換。2.3 PCB 的 Validation Check首先進(jìn)行PCB的Validation Check（有效性檢查），

13、如果Validation Check的結(jié)果有錯(cuò)誤，要處理。運(yùn)行SIwave的Edit'Validation Check菜單，彈出如圖2- 12 所示的對話框：圖 2- 12 Validation Check點(diǎn)擊 Start ，如果 Validation Check 的結(jié)果沒有錯(cuò)誤，會(huì)出現(xiàn)以下結(jié)果，如圖 2- 13 所示：圖 2- 13 Validation Check 執(zhí)行后的結(jié)果如果 Validation Check 有錯(cuò)誤，則要分別處理。a. "Self-intersecting Polygons" Error，指的是 PCB Tool 自動(dòng)鋪銅后，有些地方會(huì)有

14、鋪銅不完整的情況，如所圖 2- 14示。從Error message所顯示的坐標(biāo)double-click 即會(huì)跳到layout錯(cuò)誤處，使用"Draw Rectangle" 在merge mode把縫隙補(bǔ)齊就可以，如 所圖 2- 15 示。注意：請選擇 "Rectangle" 補(bǔ)鋪銅，不要選 trace 補(bǔ)，因?yàn)?Ansoft 視兩者的屬性是不 同的，前者才是 plane圖 2- 14 覆銅不完全的地方圖 2- 15 選擇 Rectangle 和 Mergeb. "Disjoint Nets" Error后，選 Correct 即可更正

15、。運(yùn)行 Nets Misalignment Select and viewc. "Overlapping Nets"，可能是有些 Net 沒拉好，出現(xiàn)了重疊，如圖 2- 16 所示修正或刪除即可圖 2- 16 走線重疊d. "Overlapping Vias"，如圖 2- 17 所示，把重疊的 via 刪除即可。圖 2- 17 過孔重疊注意： Validation Check 的 Error message ，有兩點(diǎn)需要注意的：1. 其所顯示錯(cuò)誤位置處的坐標(biāo)，是采用使用者在做 Validation Check 當(dāng)下的系統(tǒng)單 位設(shè)定，所以要 double-

16、click 讓軟件能正確指到 layout 錯(cuò)誤處，必須把單位設(shè)定正確才 可以；2. SIwave v3.5 的 Validation Check 后面兩項(xiàng)的 item ，只顯示 Error ，而不提供錯(cuò) 誤位置坐標(biāo)的連結(jié)；而 SIwave v4.0 則全部 check item 都可提供錯(cuò)誤位置的坐標(biāo)連結(jié)，并 且還提供 "Auto Fix" 功能。2.4 PCB 疊層結(jié)構(gòu)設(shè)置導(dǎo)入Slwave后的PCB會(huì)按照Allegro當(dāng)中設(shè)置的安排疊層，而FR4的介電常數(shù)默認(rèn)值是4.25，如果和生產(chǎn)所有的不一致，請進(jìn)行更改，過程如下:新增介質(zhì)材料，并設(shè)疋介電常數(shù)，即運(yùn)行Edit'

17、;material -> Dielectrics -> Add添加新的FR4介質(zhì)材料，如圖2- 18所示，增加了一個(gè)介電常數(shù)為4.0的FR4介質(zhì):注意：介電系數(shù)是一個(gè)會(huì)隨頻率微量變化的參數(shù)，但在Slwave內(nèi)都是把它定義成constant。然后，修改 Layer Stack，運(yùn)行 Edit Layer Stack（或按a匚'），如圖2-19所示，選擇好新增的介質(zhì)材料以及其他設(shè)置完成后，點(diǎn)擊OK即可完成,JL LJL： -.I 1-： 1| 1袒尬血廿0 Fbh】 ltl3L"5 | -MW 山£切1-urAl£ 3D id mutCODM eC

18、AiltMi 25FEAzin 沏(tn) krlon K£ Z5D .Ikrlnn M 270 .Arl»n Al 2Q5 .Al XD .443£02 72.K3tlddtiw 卩頃脅輕|< QLdm Tai ucnt2).0163Lde- T argentF rcquenopi |l E flOSfl圖2- 18 新增介質(zhì)材料圖 2-19 修改 Layer Stack2.5仿真參數(shù)設(shè)置仿真的參數(shù)可以全部用默認(rèn)設(shè)定不改，或是修改一下個(gè)別設(shè)定。運(yùn)行 Simulation Options ，如圖 2- 20 所示：圖2- 20仿真參數(shù)設(shè)置Min. Coupl

19、ed Trace Length:越高速的信號（上升時(shí)間Tr越?。?，長度越要設(shè)小。Boundary Condition To Use :設(shè) Radiation Boundary 比較符合實(shí)際情況，高速信號 走板邊時(shí)會(huì)有輻射損失。2.6 RLC 參數(shù)修正2.6.1 RLC 的自動(dòng)導(dǎo)入在PCB導(dǎo)入Slwave完成后，注意一下"message window"最下方是否有顯示已經(jīng)成功匯 入的RLC總數(shù)量，如圖2- 21所示。若有很多的RLC沒有抓到(沒有被tool識別出來)， 則需要查找原因。圖 2- 21 message window如果發(fā)現(xiàn)只能看到 R L而看不到C,那是因?yàn)镾I

20、wave默認(rèn)只會(huì)識別組件名稱 Rx、Lx、 Cx,無法識別 命名為BCx ECx.等的電容。所以電路圖與 PCB如果對RLC組件的命名非 AnsoftLink所預(yù)期的那樣，就會(huì)看不到正確的 RLC信息。注：所有未定義的電阻默認(rèn) 50歐姆，未定義的電容值默認(rèn) 0.1uF,未定義的電感值默 認(rèn) 1nH。在 集 成 工 具 (int_cadence_Allegro.exe) 的 安 裝 目 錄 下 即 可 看 到 .integrate4PartMap.dat，如圖 2- 22 所示，可自行編輯此文檔。圖 2- 22 元器件映射表依據(jù)使用者PCB±電容footprint的名稱去對應(yīng)，比方某個(gè)

21、電路圖上編號BC6的電容，采用的footprint名稱是C-0603,那就編輯圖2- 23中以紅框圈中的一行文字，將其指定 為 0.1uF 電容。圖 2- 23 編輯理想電容映射圖如果要考慮非理想的元件特性， 如電容的寄生電感、 串聯(lián)等效電阻效應(yīng)， 則以圖 2- 24圖 2- 24 編輯非理想電容映射圖262檢視自動(dòng)導(dǎo)入的RLC默認(rèn)值1. 檢視電阻在"Component window"中，展開"Resistors" "Local"，如所示，可見此設(shè)計(jì)案中各種封裝size的電阻，此時(shí)將鼠標(biāo)光標(biāo)靠近"R2_1206_33&quo

22、t;的電阻，會(huì)自動(dòng)出330hmS字樣， 顯示了該電阻值，如圖2- 25左側(cè)所示。若進(jìn)一步展開 R2_1206_33可以看到所有電阻編 號，任意挑一個(gè)電阻以鼠標(biāo)右鍵單擊選定 "Fit Circuit Element" ，如圖 2- 25 右側(cè)所示， Slwave v3.5就會(huì)自動(dòng)跳到該電阻位置 Room-In顯示，如圖2- 26所示。圖 2- 25 檢視電阻圖2- 26 某電阻的Room-In顯示若進(jìn)一步選定電阻按鼠標(biāo)右鍵，選擇 "Edit Circuit Element" ，則會(huì)出現(xiàn)如圖 2- 27 的參數(shù)信息框。如果想要修改電阻參數(shù)，可先重命名&quo

23、t;Part Number" ，會(huì)發(fā)現(xiàn)之前的"Resistance" 框由灰色變亮，然后即可進(jìn)行修改， 如圖 2- 28 所示。 "Reference Designator" 指的是電容流水編號。安裝以上方式自行定義的 model可供其它地方引用。注意：只要在 "Part Number" 輸入新的名稱，那么所有的參數(shù)就可自行定義。圖 2- 27 電阻參數(shù)屬性框圖 2- 28 電阻參數(shù)修改2. 檢視電容同理，在"Component window"中，展開"Capacitors" &quo

24、t;Local"，如圖 2- 29 所示, 可見此設(shè)計(jì)案中各種封裝 size 的電容，但此處我們還看到了很多其它大廠的電容 model， 如 AVX、Panasonic、Samsung. 等。電容的修改方法同電阻。圖 2- 29 檢視電容2. 檢視電感（方法同上）批量修改RLC®個(gè)別修改RLC值在上一小節(jié)已經(jīng)有了說明，如果所有同一類型的電容有許多顆，可以 通過以下方式一次更改所有同一類型的電容值。如圖2- 30所示，右鍵點(diǎn)擊"Edit ComponentProperties " 之后，修改圖 2- 31 中的值即可。電感電阻的修改方式相同。圖 2- 30

25、 批量編輯電容屬性圖 2- 31 修改電容參數(shù)套用大廠的RLC參數(shù)如果新增電容，可以通過以下方式套用大廠的 model。新增一個(gè)電容前，先把某大廠（如AVX的電容展開，選定想要的電容規(guī)格，按鼠標(biāo)右鍵選擇"Place Component"，即可開始擺放該電容于想要的位置，如圖2- 32所示。圖 2- 32 套用大廠電容的 model3 Slwave仿真模式注意：從Allegro中導(dǎo)入Slwave中的PCB需要設(shè)置疊層結(jié)構(gòu)、選擇介質(zhì)材料（見2.4PCB疊層結(jié)構(gòu)設(shè)置）以及設(shè)置電容的相關(guān)參數(shù)（見2.6 RLC參數(shù)修正）。Slwave主要有3種仿真模式：諧振模式、激勵(lì)源模式和 S參數(shù)

26、。3.1諧振模式PCB結(jié)構(gòu)中電源和地平面之間構(gòu)成諧振腔，因此存在諧振。Slwave通過求解齊次Maxwell's Equations 得到2D諧振模式。實(shí)際上，走線和平面之間也會(huì)構(gòu)成腔，也會(huì)有諧 振。但在SIwave里面只能直接計(jì)算屬性是Plane （平面）的結(jié)構(gòu)的諧振，不能直接計(jì)算屬 性為Trace （走線）的諧振。RLC參數(shù)會(huì)嚴(yán)重影響諧振分布，在 SIwave里面都可以考慮在 內(nèi)。當(dāng)走線通過諧振較強(qiáng)的區(qū)域，信號相當(dāng)于是走在一個(gè)浮動(dòng)的參考平面上，SI會(huì)變差；若走線在此區(qū)域過孔，且該過孔形成的有效長度正好是諧振頻點(diǎn)的 1/4波長, 則容易形成天線在近場帶出該諧振頻點(diǎn)。四層板及多層板才適

27、合做此分析，因?yàn)樾枰獌蓚€(gè)相鄰的平面區(qū)域。諧振區(qū)的改善方法：整合平面完整，或添加去耦電容。以下是PCB板諧振模式分析的詳細(xì)步驟。1.選擇菜單“Computer Resonant Modes”，彈出如圖3-1所示窗口：圖3- 1 諧振模式參數(shù)設(shè)置選擇要仿真的諧振頻率范圍，以及仿真的諧振點(diǎn)數(shù)。注：最大頻率可以參考0.35/Tr設(shè)定，Tr為最小的上升沿時(shí)間。2點(diǎn)擊0K后，彈出如圖3- 2所示運(yùn)行窗口：圖3- 2 運(yùn)行窗口運(yùn)行結(jié)束后，彈出如圖3- 3所示的窗口：圖3- 3運(yùn)行結(jié)束后的窗口3. 拉開兩個(gè)“ -NULL”指示條，選擇要分析諧振的兩個(gè)平面。如圖3- 4所示：圖3- 4選擇諧振的電源平面選擇完成

28、后，點(diǎn)擊Compute鍵，運(yùn)行結(jié)束后，下半部分的窗口出現(xiàn)諧振平面列表，如圖3- 5所示：圖3- 5諧振平面列表4. 從諧振平面列表里選擇其中一行，點(diǎn)擊“ Phase Animation ”，彈出如圖3- 6所示窗口：圖 3- 6 Phase Ani mation點(diǎn)擊“ Ge nerate Frames”，在Frames欄出現(xiàn)從0360度的相位值，同時(shí)在Slwave主窗口的出現(xiàn)諧振的幅度和位置，在窗口的左邊還有諧振幅度的比例，如圖3q7 所示。注意：右側(cè)的兩個(gè)圖標(biāo)要處于選中狀態(tài)（農(nóng)麻躍國尺卞）圖3- 7諧振模式圖Slwave是通過色彩的變化來表示諧振幅度的大小的，當(dāng)局部的顏色變紅或藍(lán)色時(shí)，表示諧

29、振的幅度達(dá)到設(shè)定的諧振幅度的最大值。顏色表示的幅度范圍是可以修改的。注：在顏色最紅或最藍(lán)的地方表示諧振幅度最高，可以根據(jù)諧振頻率添加電容。左鍵單擊左邊的顏色值條，彈出如圖 3- 8所示窗口，最大缺省值是IV，最小缺省值 為-1V，選擇“ User Defined ”，輸入最大最小值即可。圖3- 8編輯顏色條點(diǎn)擊圖3- 9中的三角框匸!運(yùn)行，可以看到電源平面諧振的動(dòng)態(tài)變化三維圖，如圖3-10所示。圖3- 9 動(dòng)態(tài)運(yùn)行圖3-10動(dòng)態(tài)三維諧振圖3.2激勵(lì)源模式通過定義頻變源或者恒定源(Fourier tran sformatio n)來看激勵(lì)源的作用：傳導(dǎo)和輻射效應(yīng)。用這種模式時(shí)，在激勵(lì)源處放置電壓

30、源，在需要探測處放電壓探針。選擇不同的 地方放置電壓源和電壓探針，便可以測量各處的電壓波動(dòng)。具體步驟如下：1.添加電壓源和端口首先添加電壓源，單擊按鈕U ，然后把鼠標(biāo)移到要添加源的位置雙擊，出現(xiàn)如圖3- 11所示的對話框:圖3- 11添加電壓源選擇要放置的層（例如分別選擇 SURFACE和 GND層），然后點(diǎn)擊0K彈出圖3-12 所示的Set Voltage對話框，可以重命名電壓源，并將電壓改成實(shí)際的電壓值，如 3.3V。 然后點(diǎn)擊OK電壓源就添加好了。圖3- 12 設(shè)置電壓源屬性然后再添加端口（ Port），先單擊按鈕帀*，然后把鼠標(biāo)移到要探測的位置雙擊，出現(xiàn)圖3- 13所示對話框:圖3-

31、13 添加端口選擇要放置的層后，點(diǎn)擊 OK彈出如圖3- 14所示的Port Properties對話框，可以 重命名端口，并可以更改端口的特性阻抗，一般默認(rèn)為 5OOhms然后點(diǎn)擊OK端口就添加 好了。圖3- 14設(shè)置端口屬性添加電壓源和端口后的情況如圖 3- 15所示:圖3-15 電壓源和端口添加完成CircuitEleme ntParameters （或 按 圖 標(biāo)）可以查看所有無源器件及探針的信息， 如圖3-16所示：選擇菜單Computer Frequency Sweep”彈出如圖 3- 17 所示窗口:選擇掃描頻率的范圍及計(jì)算的點(diǎn)數(shù)，以及仿真層面，按 0K仿真就會(huì)開始自動(dòng)運(yùn)行，如圖3

32、- 18所示。圖3-16查看元件屬性圖3- 17 頻率掃描參數(shù)設(shè)置圖3- 18仿真運(yùn)行中仿真結(jié)束后，彈出如圖3- 19所示窗口:圖3- 19頻率掃描結(jié)果同樣，點(diǎn)擊按鈕以，可以看到動(dòng)態(tài)變化。顯示出在電壓源激勵(lì)下，探針測量的電壓3.3 S參數(shù)分析用Slwave可以計(jì)算端口的S參數(shù)，在關(guān)注的位置增加端口，計(jì)算已經(jīng)定義的 nets的 S參數(shù)，然后通過節(jié)點(diǎn)電流電壓關(guān)系轉(zhuǎn)化成阻抗 /導(dǎo)納參數(shù)。包含了 nets自身的反射和傳 輸，以及nets之間的耦合。在需要關(guān)注的位置加入一個(gè)Port探針，選擇菜單“ Simulati on 'Computer S-,Y-,Z- parameters”，彈出如圖3-

33、 20圖3- 17所示窗口：選擇掃描頻率的范圍及計(jì) 算的點(diǎn)數(shù)，按0K仿真就會(huì)開始自動(dòng)運(yùn)行。圖3- 20 S參數(shù)計(jì)算仿真結(jié)束后，最后彈出一個(gè)窗口，顯示出各端口的輸入輸出的特性曲線，如圖3- 21所示窗口:圖 3- 21 S 參數(shù)曲線4實(shí)例仿真分析下面針對一個(gè)實(shí)際電路板，進(jìn)行電源完整性的仿真。4.1 從 Allegro 中導(dǎo)入 Slwave從Cade nee Allegro 中將圖4-1 中的PCB文件直接導(dǎo)入到 Slwave中。 圖4- 1 PCB文件導(dǎo)入過程如圖4- 2所示：圖4- 2 導(dǎo)入過程中導(dǎo)入完成后，如圖4- 3所示：圖4- 3 導(dǎo)入到SIwave4.2 Validati on Che

34、ck首先進(jìn)行 PCB板的 Validation Check ，運(yùn)行Validation Check 菜單，點(diǎn)擊Start，運(yùn)行結(jié)果如圖4- 4所示：圖4- 4 Validatio n Check的運(yùn)行結(jié)果Validation Check 的結(jié)果沒有錯(cuò)誤，可以繼續(xù)進(jìn)行以下步驟。如果有錯(cuò)誤，則要根據(jù)2.3節(jié)PCB的Validation Check 進(jìn)行分別處理。4.3疊層結(jié)構(gòu)設(shè)置運(yùn)行Edit Layer Stack （或按土），疊層結(jié)構(gòu)如圖4- 5所示。請務(wù)必按照實(shí)際生 產(chǎn)的情況來設(shè)置FR4的介電常數(shù)以及各層厚度等信息。具體設(shè)置方法參見2.4節(jié)PCB疊層 結(jié)構(gòu)設(shè)置。這里作為案例演示不做任何設(shè)置。圖

35、4- 5疊層結(jié)構(gòu)4.4無源參數(shù)RLC修正RLC的導(dǎo)入是當(dāng)成理想組件，并沒有寄生參數(shù)；若要組件有寄生參數(shù)，要用戶自己連 結(jié)到對應(yīng)組件庫，挑選適當(dāng)?shù)慕M件編號，設(shè)置寄生參數(shù)。由于是進(jìn)行PI的Post-sim，這里主要關(guān)注電容的寄生電感(ESQ與等效串聯(lián)電阻(ESR。運(yùn)行Circuit Element Parameters ，查看無源器件的信息，如圖 4- 6所示：圖4- 6 導(dǎo)入的元器件信息可以看出導(dǎo)入后的電容值都是理想的，即寄生參數(shù)值都為0。為使仿真準(zhǔn)確可靠，必須正確輸入電容的ESL和 ESR詳細(xì)情況請參照2.6節(jié)RLC參數(shù)修正。首先根據(jù)使用電容的手冊，查出廠家給出的ESL值和ESR值。請注意，根

36、據(jù)封裝的不同，ESL值和ESRfi都是不同的。然后進(jìn)行如下操作：從Circuit Elements中展開Capacitors 的Local項(xiàng)，可以看到使用的電容只有圖 4- 7中所示的5類Layers-區(qū)# Capacitors 阡廠 AV* + 廠 Keioet 卜區(qū)竊 Local-| prr C_NP. jl|xA/ClS8 ± Ixa/CIS |x ClO ± Ixi/CISl + ® * C202 + |x # C203Etl0805_l|#田僅廠CAP.-+ 廠 U Murat*E： P S Panasoni c + 廠 11 Sanisung| Tff

37、 TDK帀廠施YUDEN* rx Indue tors+ (x ResistorsIS CAP NP 0305 3CAP_NF_121O_0cap_polJc_iou23 p 16 54 )圖 4- 7 Circuit Eleme nt中的電容根據(jù)263節(jié) 批量修改 RLC值的方法，在圖4- 8 所示窗口中輸入電容實(shí)際的Parasitic Inu eta nee 和 Parasitic Resista nee 的值。圖4- 8 設(shè)置電容參數(shù)例如，設(shè)置后的電容參數(shù)如圖4- 9所示：圖4- 9設(shè)置后的電容參數(shù)同樣，將其他幾種電容的值依次修正。修改后的無源器件信息如圖4-10所示，電容的非理想特性參

38、數(shù)得到了修正。圖 4- 10 修正后的電容參數(shù)4.5 平面諧振分析選擇菜單“Computer Resonant Modes”，彈出如圖4-11 圖3-1 所示窗口：圖 4- 11 設(shè)置諧振模式輸入 Minimum Frequency: 1E+007以及 Modes to Compute： 5,點(diǎn)擊 OK 運(yùn)行結(jié)束后， 彈出圖 4- 12 所示窗口：圖 4- 12 諧振模式計(jì)算結(jié)果選擇兩個(gè)平面層，GND和POWER后，點(diǎn)擊Compute如圖4-13所示，圖 4- 13 選擇電源平面層運(yùn)行結(jié)束后，彈出如圖 4- 14 所示窗口：圖4-14 GND1和POWEF的諧振模式結(jié)果從圖中可以看到這5個(gè)模式

39、的諧振情況，以Mode5: 166.8MHz為例，諧振模式如圖4-15所示：圖 4- 15 166.8MHz 諧振模式的平面視圖可以看到，在板子中央的地方出現(xiàn)了諧振區(qū)域。選擇 Mode5 所在行，點(diǎn)擊“ Phase An imatio n ”，再點(diǎn)擊“ Gen erate Frames ”，運(yùn)行 結(jié)束后，彈出圖 4- 16 所示窗口:點(diǎn)擊,觀察動(dòng)態(tài)三維圖，如圖圖 4-16 Phase Aniation4- 17所示:圖4- 17 166.8MHz諧振模式的動(dòng)態(tài)三維圖4.6目標(biāo)阻抗（Z參數(shù)）分析點(diǎn)擊八，回到Top-Down視圖注：無源器件、激勵(lì)源以及 Port只有在Top-Down視圖中才能添加

40、點(diǎn)擊間添加一個(gè)S端口，在圖4-15 所示的區(qū)域處雙擊，彈出圖4- 18所示窗口圖4- 18 選擇端口所在層選擇POWER和GND1點(diǎn)擊0K彈出圖4-19 所示窗口，點(diǎn)擊 0K圖4- 19端口屬性 .jwn.，查看端口信息，如圖4- 20所示:圖4- 20端口信息選擇菜單“ Simulation'Computer S-,Y-,Z- parameters ”，按如圖 4- 21 圖 3-17 所示窗口，設(shè)置掃描頻率的方式、范圍及計(jì)算的點(diǎn)數(shù)。點(diǎn)擊OK仿真開始自動(dòng)運(yùn)行。注：一般來說，S參數(shù)的極點(diǎn)和零點(diǎn)對應(yīng)諧振頻率（電磁場理論）。另外，如果寬頻帶 內(nèi)使用interpolating，可能產(chǎn)生偽解。

41、建議在 SIwave里面分段設(shè)置頻率，并且使用Discrete的掃頻方式。圖 4- 21 S 參數(shù)掃描設(shè)置仿真結(jié)束后，彈出 Ansoft SIwave Reporter ，如圖 4- 22 所示。圖 4- 22 Ansoft SIwave Repoter從 Results 中選擇 S-Parameters ，曲線如圖 4- 23 所示。 S 的極點(diǎn)即為平面諧振點(diǎn)，X2=165.8對應(yīng)166.8MHz的諧振模式。圖 4- 23 S 參數(shù)曲線從Results中選擇Z-Parameters曲線，如圖4- 24所示。從圖中可以看出，X2=165.8MHz 處的阻抗較高。圖 4- 24 Z 參數(shù)曲線4.

42、7 選取退耦電容并添加基于電壓峰值頻率，查看這些頻率點(diǎn)的表面電壓的分布情況，把退耦電容放置于電壓 峰值和谷點(diǎn)的位置處。這就是退耦電容的選取原則。添加退耦電容就是為了降低電源平面間的阻抗。根據(jù)諧振頻率點(diǎn)，從大廠的電容模型中，選擇合適的退耦電容。某 0805 封裝 0.47nF 電容的頻率響應(yīng)曲線如圖 4- 25 所示，自諧振頻率為 310MHz左右，可以為電源平面在 166.8MHz附近起到退耦的作用。圖 4- 25 某電容的頻率響應(yīng)曲線在相應(yīng)區(qū)域的GND和POWER!間添加兩個(gè)0.47nF的電容，如圖4- 26 所示:圖4- 26添加兩個(gè)退耦電容4.8再次運(yùn)行仿真查看結(jié)果運(yùn)行諧振模式分析，結(jié)果

43、如圖4- 27所示，發(fā)現(xiàn)166.8MHz的諧振點(diǎn)消失了。圖4- 27諧振結(jié)果運(yùn)行S參數(shù)分析，兩次結(jié)果的對照如圖 4- 28所示，加入退耦電容之后的 S參數(shù)曲線較為平緩，在166.8MHz的極點(diǎn)也消失了。T1”HIM - Angzfl'-woralorfiS-Pv&rlppFh-l1“ 4i«oiwo»匚一卡耳是印Jr*dW23_ll0&_raicFr*q卩血圖4- 28 S 參數(shù)對照圖Z參數(shù)曲線的對照如圖4- 29所示，加入退耦電容之后，在166.8MHz處的阻抗大為降電it « Corpci 屯 ion二Jt* MH-dUi>iP

44、.-I"jnm-1155-1”II IM - r- H伯VD怕帀礦1CU323_11叵窩郭加入退耦電容之加入退耦電容之圖4- 29 Z 參數(shù)對照圖其余諧振點(diǎn)的情況，可以參照以上方法進(jìn)行處理。5問題總結(jié)5.1 PCB諧振的概念平面諧振(Resonances in the planes ) 是能量被夾在兩個(gè)平行板 (power and ground plane)之間，因原始信號與其反射信號同相(phase add)而形成共振腔效應(yīng)。該諧振頻點(diǎn)的 激發(fā)來自兩種因素：同步開關(guān)噪聲(SSN：數(shù)字電路運(yùn)作時(shí)，數(shù)字器件的大量邏輯門在同一時(shí)序上瞬 間同步轉(zhuǎn)態(tài)，所引起的 switchi ng no i

45、se 。地彈(ground bounee):傳輸線上的信號透過過孔換層走線時(shí)，參考平面(referenee plane )改變，回流(return current)不連續(xù)所引起的。由SSN所引起的resonance，可以用lump model與distribute model 來解釋。當(dāng)邏 輯信號的rise/fall time夠小，也就是驅(qū)動(dòng)信號變化很快，快到邏輯閘對power/groundplane間的等效電容充放電時(shí)，感受到電流從板子的一端流到另外一端的時(shí)間(round-tripdelay)接近或大于信號的rise/fall time，足以在power path形成IR drop，那就必須

46、把這兩平面間的等效電容由lump model轉(zhuǎn)成distribute model來分析。板子較小，或信號速度較慢時(shí)，平面之間的寄生電容效應(yīng)可以用lump model就好，此時(shí)不需考慮resonance。 這就像傳輸線模型是由lump model轉(zhuǎn)成distribute model 的情況。Fast drivers perceive the power-and-ground structure as a distributed object with a sig nifica nt delay.當(dāng)我們考慮power/ground plane 間的等效電容為 distribute model ，此

47、時(shí)某個(gè)IO drive瞬間，會(huì)對驅(qū)動(dòng)信號周圍有限半徑區(qū)域內(nèi)的 power plane，形成一個(gè)有IR drop波動(dòng) 的電源位準(zhǔn)平面，開始了一個(gè) resonance的激發(fā)源，把這激發(fā)源想成像一個(gè)水波漣漪般的向周圍擴(kuò)散，當(dāng)遇到板邊時(shí)會(huì)產(chǎn)生反射，反射信號與原激發(fā)信號（SSN）如果相位同相加乘就 發(fā)生 resonance 。對于尺寸1020英寸的板子，諧振頻率大約在 150MHz300M，這也是為何我們可以 靠下（0.1 0.01 uF） 電容，降低兩個(gè)平面間的 impedance 以改善 resonance ，但這樣的解法 只能改善 power-ground 平面間的低頻諧振成份， 對于降低高頻諧振效果不大。 要降低兩平 行板間12GHz以上的高頻諧振，則需要把 dielectric layer 盡可能做薄，或是使用電磁 能隙EBG結(jié)構(gòu)。但電磁能隙EBG結(jié)構(gòu)會(huì)使得低頻SI與IR drop特性較差。5.2 為何頻率會(huì)有實(shí)部和虛部SIwave的計(jì)算結(jié)果出現(xiàn)虛部和實(shí)部，主要是因?yàn)槲⒉ɡ碚摾锩娴臄?shù)學(xué)處理-在時(shí)諧場的分析中，各種電磁量都可以用復(fù)數(shù)表示。在 Maxwell's Equations 里面，介電常數(shù)項(xiàng)只有實(shí)部，表示儲(chǔ)存能量，對應(yīng)的波常數(shù) 也只是一個(gè)純虛數(shù)；但是如果考慮到各種損耗輻射，也就是能量損耗，