四選一數(shù)據(jù)選擇器課程設(shè)計(jì)

1、EDA課程設(shè)計(jì)報(bào)告題目：四選一數(shù)據(jù)選擇器院系班級(jí)：設(shè) 計(jì) 者：指導(dǎo)老師：設(shè)計(jì)時(shí)間：目 錄目 錄- 1 -1、設(shè)計(jì)目的、要求- 2 -1.1、設(shè)計(jì)目的- 2 -1.2、系統(tǒng)設(shè)計(jì)要求- 2 -1.3、設(shè)計(jì)工具- 2 -2、設(shè)計(jì)原理及相關(guān)硬件- 3 -2.1、系統(tǒng)設(shè)計(jì)方案及原理- 3 -2.2、硬件原理- 4 -3、主要模塊設(shè)計(jì)- 5 -3.1、模塊xy4- 5 -4、系統(tǒng)編譯及仿真過(guò)程- 6 -4.1、工程建立- 6 -4.2、系統(tǒng)編譯- 7 -4.3、仿真- 7 -5、硬件驗(yàn)證過(guò)程和分析- 8 -5.1、引腳設(shè)置和保護(hù)- 8 -5.2、硬件下載- 9 -6、實(shí)驗(yàn)參考程序- 13 -6.1、模塊x

2、y4- 13 -7、總結(jié)- 14 -1、設(shè)計(jì)目的、要求1.1、設(shè)計(jì)目的了解并掌握一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力；掌握用VerilogHDL語(yǔ)言程序的基本技能；提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問(wèn)題的能力；進(jìn)一步掌握EDA技術(shù)的開(kāi)發(fā)流程，學(xué)習(xí)其獨(dú)特的運(yùn)用，進(jìn)一步的提高自己的動(dòng)手能力和知識(shí)領(lǐng)域。以及對(duì)于多路選擇器的認(rèn)識(shí)和其工作原理。熟悉QuartusII的VerilogHDL語(yǔ)言設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)與仿真，掌握組合邏輯電路的靜態(tài)測(cè)試方法，初步了解可編程器件設(shè)計(jì)的全過(guò)程。1.2、系統(tǒng)設(shè)計(jì)要求由 KEY1-KEY2、clock0、clock1 端口控制輸入4個(gè)輸入數(shù)據(jù)，用sw1

3、、sw2-sw3三個(gè)開(kāi)關(guān)分別作使能端和控制端，選擇其中一個(gè)輸出，結(jié)果由LED1顯示。1.3、設(shè)計(jì)工具軟件： Quartus II 是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)

4、計(jì)實(shí)體文件。硬件：MagicSOPC是基于ALTERA NIOS II SOPC的專業(yè)級(jí)創(chuàng)新教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)；采用ALTERA公司Cyclone II系列150萬(wàn)門的FPGA，先進(jìn)的系統(tǒng)化、模塊化設(shè)計(jì)；豐富的人機(jī)交互方式，眾多的高性能外設(shè)使得MagicSOPC開(kāi)發(fā)平臺(tái)具有卓越的性能和無(wú)與倫比的靈活性；是目前全球外設(shè)接口最豐富、配套資料最齊全、功能最強(qiáng)大的SOPC/EDA/DSP開(kāi)發(fā)平臺(tái)；是SOPC、EDA、DSP教學(xué)實(shí)驗(yàn)、電子設(shè)計(jì)創(chuàng)新實(shí)驗(yàn)室、現(xiàn)代嵌入式系統(tǒng)實(shí)驗(yàn)室、科研開(kāi)發(fā)的上佳選擇。 2、設(shè)計(jì)原理及相關(guān)硬件2.1、系統(tǒng)設(shè)計(jì)方案及原理數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開(kāi)關(guān)，它是數(shù)字系統(tǒng)中常用的一種

5、典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號(hào)發(fā)送出去。所以它是一個(gè)多輸入、單輸出的組合路基電路。該設(shè)計(jì)的頂層原理圖如圖2.1所示，主要由xy4模塊組成。圖2.1 邏輯原理圖2.2、硬件原理1、 四選一數(shù)據(jù)擇器硬件原理主板上具有兩個(gè)外部時(shí)鐘，三個(gè)開(kāi)關(guān)，兩個(gè)按鈕，電路如圖 2.2 所示，電路中低電平表示按鍵按下，低電平點(diǎn)亮 LED。 圖2.2 四選一數(shù)據(jù)選擇器 電路3、主要模塊設(shè)計(jì)3.1、模塊xy41、功能說(shuō)明Key1、Key2，分別為按鍵輸入的高低電平；clock0、clock1，分別為外部時(shí)鐘；a1.0是控制四個(gè)數(shù)據(jù)的輸出，并由發(fā)光二極管y顯示數(shù)據(jù)的輸出狀態(tài)；en是一個(gè)使能控制端，控制芯

6、片的工作狀態(tài)。 圖3.1 按鍵原理圖2、模塊說(shuō)明：Key1：高電平按鍵；Key2:低電平按鍵；Clock0：外部輸入時(shí)鐘15Hz；Clock1：外部輸入時(shí)鐘6MHz；a【1.0】：兩個(gè)開(kāi)關(guān)sw2、sw3，控制四個(gè)數(shù)據(jù)的輸出；en：使能端，一個(gè)開(kāi)關(guān)sw1，控制芯片的工作作態(tài)；y：發(fā)光二極管led1，顯示輸出狀態(tài)。4、系統(tǒng)編譯及仿真過(guò)程4.1、工程建立1、建立Quartus II 建立工程（1） 打開(kāi)Quartus II 軟件并建立工程（2） 建立圖形設(shè)計(jì)文件（3） 建立文本編輯文件2、Quartus II 工程設(shè)計(jì)（1） 在Verilong HDL 文件中編寫源程序（2） 從設(shè)計(jì)文件創(chuàng)建模塊（3

7、） 添加xy4模塊到Quartus II 頂層模塊（4） 添加引腳和其它基本單元（5） 選擇器件型號(hào)（6） 分配FPGA引腳（7） 器件和引腳的其它設(shè)置3、設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng)（1） 設(shè)置編譯選項(xiàng)（2） 編譯硬件系統(tǒng)（3） 查看編譯報(bào)告（4） 下載硬件設(shè)計(jì)到目標(biāo)FPGA（5） 觀察實(shí)驗(yàn)現(xiàn)象下面圖4.1為一個(gè)建立好的工程。圖 4.1 工程界面4.2、系統(tǒng)編譯圖 4.2 編譯結(jié)果4.3、仿真 圖4.3 未運(yùn)行的波形圖圖4.4 運(yùn)行后的波形圖說(shuō)明：en使能端，高電平有效，a是控制端，用二進(jìn)制代碼控制，b00是按鍵key1高電平輸出，b01是按鍵key2低電平輸出，b10是clock0時(shí)鐘輸出，

8、b11是clock1時(shí)鐘輸出，最后由發(fā)光二極管y來(lái)顯示輸出狀態(tài)，低電平點(diǎn)亮燈。5、硬件驗(yàn)證過(guò)程和分析5.1、引腳設(shè)置和保護(hù)1、選擇目標(biāo)器件并對(duì)相應(yīng)的引腳進(jìn)行鎖定，這里選擇的器件為altera 公司cycloneII系列的EP2C35F672C8芯片，鎖定方法根據(jù)實(shí)驗(yàn)箱中的核心板選擇相應(yīng)的引腳進(jìn)行相配和對(duì)應(yīng)引腳列出表進(jìn)行設(shè)置，將未使用的引腳設(shè)置為三態(tài)輸入。表5.1 引腳鎖定方法信號(hào)引腳信號(hào)引腳Key1C13enL25Key2D13a0L24Clock0N2a1J21Clock1A13yR52、將xy.bdf設(shè)置為頂層實(shí)體，重新編譯。圖 5.15.2、硬件下載拿出Z-Blaster下載電纜，并將此

9、電纜的兩端分別接到PC機(jī)的USB接口和實(shí)驗(yàn)箱上的JTAG下載口，打開(kāi)電源執(zhí)行下載命令，將程序下載到FPGA器件中，按下key2觀察led1的狀態(tài)，是否與設(shè)計(jì)相符。附圖：圖 5.25.3、硬件測(cè)試結(jié)果及分析 （1）（2） （3）（4）（5）圖5.3 功能圖 Sw1為控制使能端en，高電平有效，所以開(kāi)關(guān)打到下面，芯片才能正常工作；第一張圖是sw2、sw3都打到上面表示“b00”key1為高電平，key2用手按下為低電平，發(fā)光二極管led1是低電平點(diǎn)亮的，所以led1沒(méi)亮；第二張圖是sw2打到下，sw3打到上表示“b01”，key1為高電平，key2用手按下為低電平，所以led1是亮；第三、四張圖是

10、sw2打到上，sw3打到下表示“b10”，因?yàn)閏lock0時(shí)鐘周期為15Hz，所以led1是在閃爍；第五張圖sw2、sw3都打到下面表示“11”，clock1時(shí)鐘周期為6MHz，頻率很大，又因?yàn)槿搜鄣囊曈X(jué)效果所以led1看起來(lái)一直是亮著的。綜上所述，實(shí)現(xiàn)了四選一數(shù)據(jù)選擇器的功能。6、實(shí)驗(yàn)參考程序6.1、模塊xy4module xy4(key1,key2,clock0,clock1,y,a,en);input key1,key2,clock0,clock1;/輸入的四個(gè)數(shù)據(jù)input en;/輸入使能端input1:0 a;/輸入的選擇端output y; /輸出數(shù)據(jù)reg y; /輸出數(shù)據(jù)寄存

11、器always(key1 or key2 or clock0 or clock1 or en or a) /電平觸發(fā) beginif(en=1'b0)/當(dāng)en為0的時(shí)候y=1'b1;/y置1elsecase(a)/判斷a的取值，并作出相應(yīng)的賦值0:y<=key1;1:y<=key2; 2:y<=clock0; 3:y<=clock1; default:y=1'b1;/a為其它值的條件下，y賦予0endcaseendendmodule7、總結(jié) 經(jīng)歷了一個(gè)星期在老師的指導(dǎo)與幫助下，以及跟隊(duì)友相互合作下，我們完成本次的課程設(shè)計(jì)“四選一數(shù)據(jù)選擇器”，為此

12、很感謝老師以及幫助過(guò)我們的同學(xué)。這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。 比如說(shuō)在仿真的問(wèn)題上，我們是非常欠缺掌握，但是有老師指導(dǎo)下，我們成功的完成了仿真，并且掌握了仿真的基本步驟，還有在硬件系統(tǒng)中對(duì)于一些問(wèn)題，還不夠熟練，在編程序方面，還有一些不足之處，沒(méi)有完全融會(huì)貫通?？偟膩?lái)說(shuō)，通過(guò)這次課程設(shè)計(jì)，我學(xué)會(huì)了Qu