建立時(shí)間與保持時(shí)間

1、建立時(shí)間與保持時(shí)間2009-06-23 23:14時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行, 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小, 否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對(duì)保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。 建立時(shí)間與保持時(shí)間    建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿足

2、要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時(shí)間的簡單示意圖如下圖1所示。圖1 保持時(shí)間與建立時(shí)間的示意圖    在FPGA設(shè)計(jì)的同一個(gè)模塊中常常是包含組合邏輯與時(shí)序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么對(duì)建立時(shí)間與保持時(shí)間建立清晰的概念非常重要。下面在認(rèn)識(shí)了建立時(shí)間與保持時(shí)間的概念上思考如下的問題。圖2 同步設(shè)計(jì)中的一個(gè)基本模型    圖2為統(tǒng)一采用一個(gè)時(shí)鐘的同步設(shè)計(jì)中一個(gè)基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時(shí)；Tdelay是組合邏輯的延時(shí)；Tsetup是觸發(fā)器的建立時(shí)間；Tpd為時(shí)鐘的延時(shí)。如果第

3、一個(gè)觸發(fā)器D1建立時(shí)間最大為T1max，最小為T1min，組合邏輯的延時(shí)最大為T2max，最小為T2min。問第二個(gè)觸發(fā)器D2立時(shí)間T3與保持時(shí)間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時(shí)鐘周期是多少。這個(gè)問題是在設(shè)計(jì)中必須考慮的問題，只有弄清了這個(gè)問題才能保證所設(shè)計(jì)的組合邏輯的延時(shí)是否滿足了要求。    下面通過時(shí)序圖來分析：設(shè)第一個(gè)觸發(fā)器的輸入為D1，輸出為Q1,第二個(gè)觸發(fā)器的輸入為D2，輸出為Q2；    時(shí)鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于分析我們討論兩種情況即第一：假設(shè)時(shí)鐘的延時(shí)Tpd為零，其實(shí)這種情況在F

4、PGA設(shè)計(jì)中是常常滿足的，由于在FPGA設(shè)計(jì)中一般是采用統(tǒng)一的系統(tǒng)時(shí)鐘，也就是利用從全局時(shí)鐘管腳輸入的時(shí)鐘，這樣在內(nèi)部時(shí)鐘的延時(shí)完全可以忽略不計(jì)。這種情況下不必考慮保持時(shí)間，因?yàn)槊總€(gè)數(shù)據(jù)都是保持一個(gè)時(shí)鐘節(jié)拍同時(shí)又有線路的延時(shí)，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時(shí)間都能滿足要求，重點(diǎn)是要關(guān)心建立時(shí)間，此時(shí)如果D2的建立時(shí)間滿足要求那么時(shí)序圖應(yīng)該如圖3所示。 從圖中可以看出如果：T-Tco-Tdelay>T3即： Tdelay< T-Tco-T3那么就滿足了建立時(shí)間的要求，其中T為時(shí)鐘的周期，這種情況下第二個(gè)觸發(fā)器就能在第二個(gè)時(shí)鐘的升沿就能穩(wěn)定的采到D2，時(shí)

5、序圖如圖3所示。圖3 符合要求的時(shí)序圖    如果組合邏輯的延時(shí)過大使得T-Tco-Tdelay 那么將不滿足要求，第二個(gè)觸發(fā)器就在第二個(gè)時(shí)鐘的 升沿將 采到的是一個(gè) 不 定態(tài)，如圖4所示。那么電路將不能正常的工作。 圖4 組合邏輯的延時(shí)過大時(shí)序不滿足要求    從而可以推出T-Tco-T2max>T3這也就是要求的D2的建立時(shí)間。    從上面的時(shí)序圖中也可以看出，D2的建立時(shí)間與保持時(shí)間與D1的建立與保持時(shí)間是沒有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時(shí)有關(guān)，這也是一個(gè)很重要的結(jié)論。

6、說明了延時(shí)沒有疊加效應(yīng)。    第二種情況如果時(shí)鐘存在延時(shí)，這種情況下就要考慮保持時(shí)間了，同時(shí)也需要考慮建立時(shí)間。時(shí)鐘出現(xiàn)較大的延時(shí)多是采用了異步時(shí)鐘的設(shè)計(jì)方法，這種方法較難保證數(shù)據(jù)的同步性，所以實(shí)際的設(shè)計(jì)中很少采用。此時(shí)如果建立時(shí)間與保持時(shí)間都滿足要求那么輸出的時(shí)序如圖5所示。圖5 時(shí)鐘存在延時(shí)但滿足時(shí)序    從圖5中可以容易的看出對(duì)建立時(shí)間放寬了Tpd，所以D2的建立時(shí)間需滿足要求：TpdT-Tco-T2max>T3    由于建立時(shí)間與保持時(shí)間的和是穩(wěn)定的一個(gè)時(shí)鐘周期，如果時(shí)鐘有延時(shí)，同時(shí)數(shù)

7、據(jù)的延時(shí)也較小那么建立時(shí)間必然是增大的，保持時(shí)間就會(huì)隨之減小，如果減小到不滿足D2的保持時(shí)間要求時(shí)就不能采集到正確的數(shù)據(jù)，如圖6所示。    這時(shí)即T（Tpd+TTco-T2min） T（ Tpd+T Tco-T2min）>T4 即 Tco T2min-Tpd>T4     從上式也可以看出如果 Tpd 0也就是時(shí)鐘的延時(shí)為0那么同樣是要求 Tco T2min>T4，但是在實(shí)際的應(yīng)用中由于T2的延時(shí)也就是線路的延時(shí)遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時(shí)間即T4所以不必要關(guān)系保持時(shí)間。 圖6 時(shí)鐘存在延時(shí)且保持時(shí)間不滿足要求 

8、;   綜上所述，如果不考慮時(shí)鐘的延時(shí)那么只需關(guān)心建立時(shí)間，如果考慮時(shí)鐘的延時(shí)那么更需關(guān)心保持時(shí)間。下面將要分析在FPGA設(shè)計(jì)中如何提高同步系統(tǒng)中的工作時(shí)鐘。如何提高同步系統(tǒng)中的工作時(shí)鐘    從上面的分析可以看出同步系統(tǒng)時(shí)對(duì)D2建立時(shí)間T3的要求為：T-Tco-T2max>T3    所以很容易推出T>T3+Tco+T2max,其中T3為D2的建立時(shí)間Tset，T2為組合邏輯的延時(shí)。在一個(gè)設(shè)計(jì)中T3和Tco都是由器件決定的固定值，可控的也只有T2也就時(shí)輸入端組合邏輯的延時(shí)，所以通過盡量來減小T2就可以

9、提高系統(tǒng)的工作時(shí)鐘。為了達(dá)到減小T2在設(shè)計(jì)中可以用下面不同的幾種方法綜合來實(shí)現(xiàn)。通過改變走線的方式來減小延時(shí)    以altera的器件為例，我們?cè)趒uartus里面的timing closure floorplan可以看到有 很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個(gè)條塊代表1個(gè)LAB，每個(gè)LAB里 有8個(gè)或者是10個(gè)LE。它們的走線時(shí)延的關(guān)系如下：同一個(gè)LAB中（最快） < 同列或者同行 < 不同行且不同列。 我們通過給綜合器加適當(dāng)?shù)募s束（約束要適量，一般以加5%裕量較為合適，比如電路 工作在100Mhz，則加約束加到105Mhz就可以了

10、，過大的約束效果反而不好，且極大增加綜合時(shí)間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。通過拆分組合邏輯的方法來減小延時(shí)    由于一般同步電路都不止一級(jí)鎖存（如圖8），而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求，縮短最長延時(shí)路徑，才可提高電路的工作頻率。如圖7所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術(shù)的基本原理。    對(duì)于圖8的上半部分，它時(shí)鐘頻率受制于第二個(gè)較大的組合邏輯的延時(shí)，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過大的延時(shí)，消除速度瓶頸。圖7 分割組合邏輯圖8 轉(zhuǎn)移組合邏輯那么在設(shè)計(jì)中如何拆分組合邏輯呢，更好的