小燈控制顯示花形

1、黑龍江科技學(xué)院課程設(shè)計任務(wù)書一、設(shè)計題目： 二、設(shè)計的主要內(nèi)容： 指導(dǎo)教師： 日 期： 教師評語： 評閱成績： 評 閱 人： 日 期： 黑龍江科技學(xué)院課程設(shè)計任務(wù)書一、設(shè)計題目： 小燈控制顯示花形 二、設(shè)計的主要內(nèi)容：根據(jù)VHDL的基本原理，設(shè)計彩燈的顯示，根據(jù)彩燈顯示的時間不同，展現(xiàn)出不同的花形圖。整體程序分為三個程序段完成，分別時許控制電路、顯示控制電路和整體系統(tǒng)電路來完成。 指導(dǎo)教師： 郝維萊 日 期： 2009-12-24 教師評語： 評閱成績： 評 閱 人： 日 期： 目錄摘 要1第1章 概述21.1 程序設(shè)計概述21.2 程序設(shè)計需求分析2第2章 小燈控制顯示花型設(shè)計思想32.1

2、小燈控制器的工作原理32.2設(shè)計方案4第3章 仿真結(jié)果與分析5第4章 結(jié)論與體會6參考文獻(xiàn)7附：程序清單8摘 要隨著科技的發(fā)展，在現(xiàn)代生活中，彩燈作為一種景觀應(yīng)用越來越多，我們經(jīng)常見到的小燈一般都是經(jīng)過程序變成變成我們所需要的景觀的，本文給出一個事例的應(yīng)用，表現(xiàn)出6種花形的顯示。EDA技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開發(fā)的革命性變革，文章介紹了以VHDL為基礎(chǔ)的彩燈控制電路程序及仿真波形，同時，研究了EDA技術(shù)在VHDL中的應(yīng)用，回顧了VHDL的原理及應(yīng)用。關(guān)鍵詞：彩燈  EDA  VHDL 第1章 概述1.1 程序設(shè)計概述電子設(shè)計自動化技術(shù)EDA的發(fā)展給電子系統(tǒng)的設(shè)

3、計帶來了革命性的變化，EDA軟件設(shè)計工具，硬件描述語言，可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。CPLD是新型的可編程邏輯器件，采用CPLD進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。而VHDL語言是EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計方法，完成系統(tǒng)的整體設(shè)計。本文用CPLD芯片和VHDL語言設(shè)計了多路彩燈控制器。1.2 程序設(shè)計需求分析對彩燈而言，對動態(tài)燈光實時控制的裝置很多，如電腦編程4路彩燈控制器、CEC電腦彩燈控制器、EPROM程控編碼彩燈控制器和計算機(jī)燈光控制系統(tǒng)。這些控制裝置均運(yùn)用計算機(jī)技術(shù)、電子技術(shù)和聲光

4、技術(shù)，對被控?zé)艄庀到y(tǒng)按設(shè)定的變化方案進(jìn)行亮、滅燈控制，形成各種燈光圖案，有時還配以和諧的音樂，達(dá)到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向著小型化、快速化、大容量、重量輕的方向發(fā)展，EDA（ElectronicDesign Automatic）技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開發(fā)的革命性變革。VHDL語言作為可編程邏輯器件的標(biāo)準(zhǔn)語言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，在實際應(yīng)用中越來越廣泛。設(shè)計者的原始描述是非常簡練的硬件描述，經(jīng)過EDA工具綜合處理，最終生成付諸生產(chǎn)的電路描述或版圖參數(shù)描述的工藝文件。整個過程通過EDA工具自動完成，大大減輕了設(shè)計人員的工作強(qiáng)度，提高了

5、設(shè)計質(zhì)量，減少了出錯的機(jī)會。下面使用美國ALTERA公司的MAXPLUS平臺上，使用VHDL硬件描述語言實現(xiàn)的彩燈控制電路。第2章 小燈控制顯示花型設(shè)計思想2.1 小燈控制器的工作原理用VHDL進(jìn)行設(shè)計，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計優(yōu)點(diǎn)以及層次化的設(shè)計概念，層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。在電路中以1代表燈亮，以0代表燈滅，由0、1按不同的規(guī)律組合代表不同的燈光圖案，同時使其選擇不同的頻率，從而實現(xiàn)多種圖案多種頻率

6、的花樣功能顯示。例如：十六位彩燈控制器的元件符號如圖所示，Q15.0是彩燈控制器的輸出端。reset是彩燈控制器的置位信號輸入端，當(dāng)置位信號reset=1時，彩燈狀態(tài)會和s0相同;否則，當(dāng)有時鐘信號來臨時，會根據(jù)程序設(shè)置顯示出彩燈的亮滅狀態(tài)。k是彩燈循環(huán)方式控制信號輸入端，當(dāng)k=0時，彩燈自左邊第一個燈和中間分別向右邊循環(huán)閃爍；當(dāng)k=1時，彩燈自右邊第一個燈和中間分別向左邊循環(huán)閃爍；否則，彩燈會呈現(xiàn)熄滅狀態(tài)。圖2.1  彩燈控制器組成原理圖2.2 設(shè)計方案根據(jù)系統(tǒng)設(shè)計要求可知，整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號CLK_IN，系統(tǒng)清零信號CLR，彩燈節(jié)奏

7、快慢選擇開關(guān)CHOSE_KEY；共有15個輸出信號LED15.0，分別用于控制十六路彩燈。據(jù)此，我們可將整個彩燈控制器CDKZQ分為兩大部分：時序控制電路SXKZ和顯示控制電路XSKZ，整個系統(tǒng)的組成原理圖如圖2.1所示。 第3章 仿真結(jié)果與分析時序控制電路SXKZ、顯示控制電路XSKZ及整個電路系統(tǒng)CDKZQ的仿真圖分別如圖4.1、圖4.2和圖4.3所示。           圖4.1  時序控制電路SXKZ仿真圖     

8、  圖4.2  顯示控制電路XSKZ仿真圖      圖4.3  整個電路系統(tǒng)CDKZQ仿真圖  第4章 結(jié)論與體會仿真通過，即可下載到指定的CPLD芯片里面，并進(jìn)行實際連線，進(jìn)行最后的硬件測試。當(dāng)然，可以將各個模塊所生成的元件符號存放在元件庫中，以被其他人或其他的設(shè)計所重復(fù)調(diào)用，以簡化后面的設(shè)計。與其它硬件設(shè)計方法相比，用VHDL進(jìn)行工程設(shè)計的優(yōu)點(diǎn)是多方面的：VHDL具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯誤，可以使用仿真器對VHDL

9、源代碼進(jìn)行仿真，允許設(shè)計者不依賴于器件，容易發(fā)現(xiàn)設(shè)計中出現(xiàn)的問題，以便及時處理。能實現(xiàn)設(shè)計與工藝無關(guān)，可移植性好，上市時間快，成本低，ASI(：移植等優(yōu)點(diǎn)。應(yīng)用FPGA可以實現(xiàn)復(fù)雜電路的控制，本文只是應(yīng)用其簡單的控制設(shè)計的一個具體實現(xiàn)過程。 通過這次課程設(shè)計，不但從書本上了解了EDA的編程過程，同時也學(xué)會怎么編寫VHDL語言，進(jìn)一步的熟悉了EDA的編程。為以后能更好的運(yùn)用EDA這個開發(fā)工具打下良好的基礎(chǔ)，也為我以后的工作生活帶來一定的幫助。參考文獻(xiàn) 1 邊計年，薛宏譯。用VHDL設(shè)計電子線路。北京：清華大學(xué)出版社，2001 2 漢澤西，EDA技術(shù)及其應(yīng)用。北京：北京航空航天

10、大學(xué)出版社，2004 3 潘松，王國棟。VHDL實用教程。成都：電子科技大學(xué)出版社，2000 4 VHDL語言100例詳解。北京：清華大學(xué)出版社，1999 5 侯伯亨，顧新編。VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計。西安：西安電子科技大學(xué)出版社，1999附：程序清單時序控制電路的VHDL源程序-SXKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SXKZ IS  PORT(

11、CHOSE_KEY:IN STD_LOGIC;       CLK_IN:IN STD_LOGIC; CLR:IN STD_LOGIC;       CLK:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE ART OF SXKZ IS  SIGNAL CLLK:STD_LOGIC

12、;  BEGIN    PROCESS(CLK_IN,CLR,CHOSE_KEY) IS    VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0);    BEGIN      IF CLR='1' THEN  -當(dāng)CLR='1'時清零，否則正常工作&#

13、160;CLLK<='0'TEMP:="000"      ELSIF RISING_EDGE(CLK_IN) THEN        IF CHOSE_KEY='1' THEN           IF TEMP="011&quo

14、t; THEN            TEMP:="000"            CLLK<=NOT CLLK           ELSE     &

15、#160;      TEMP:=TEMP+'1'          END IF;- 當(dāng)CHOSE_KEY='1'時產(chǎn)生基準(zhǔn)時鐘頻率的1/4的時鐘信號，否則產(chǎn)生基準(zhǔn)時鐘-頻率的1/8的時鐘信號        ELSE       

16、60;  IF TEMP="111" THEN             TEMP:="000"             CLLK<=NOT CLLK        

17、   ELSETEMP:=TEMP+'1'          END IF;        END IF;     END IF;   END PROCESS;   CLK<=CLLK;END ARCHITE

18、CTURE ART;顯示控制電路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ IS  PORT(CLK:IN STD_LOGIC;        CLR:IN STD_LOGIC;        LED:OUT STD_LOGIC_VECTOR(

19、15 DOWNTO 0);END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ ISTYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);  SIGNAL CURRENT_STATE:STATE;  SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);  BEGIN  PROCESS(CLR,CL

20、K) IS   CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):="0001000100010001"    CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):="1010101010101010"    CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO

21、0;0):="0011001100110011"    CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):="0100100100100100"    CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):="1001010010100101"    CONSTANT F6:STD_L

22、OGIC_VECTOR(15 DOWNTO 0):="1101101101100110"-六種花型的定義    BEGIN     IF CLR='1' THEN       CURRENT_STATE<=S0;     ELSIF RISING_EDGE(CLK) THEN 

23、      CASE CURRENT_STATE IS         WHEN S0=>             FLOWER<="ZZZZZZZZZZZZZZZZ"       

24、60;     CURRENT_STATE<=S1;         WHEN S1=>             FLOWER<=F1;             CURRE

25、NT_STATE<=S2;   WHEN S2=>             FLOWER<=F2;             CURRENT_STATE<=S3;         WHEN

26、 S3=>             FLOWER<=F3;             CURRENT_STATE<=S4;         WHEN S4=>    &

27、#160;        FLOWER<=F4;             CURRENT_STATE<=S5;         WHEN S5=>          

28、60;  FLOWER<=F5; CURRENT_STATE<=S6;         WHEN S6=>             FLOWER<=F6;             CUR

29、RENT_STATE<=S1;     END CASE;   END IF;  END PROCESS;  LED<=FLOWER;END ARCHITECTURE ART;整個電路系統(tǒng)的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CDKZQ IS  PORT(CLK_IN:IN STD_LOGIC;        CLR:IN STD_LOGIC;        CHOSE_KEY:IN STD_LOGIC;        LED:OUT&#