一種新型全集成CMOS低噪聲放大器優(yōu)化設(shè)計(jì)方法

1、第5卷 第1期2010年1月 中國(guó)科技論文在線 Sciencepaper Online 47一種新型全集成CMOS低噪聲放大器優(yōu)化設(shè)計(jì)方法黃曉華，王先鋒，陳抗生，周金芳（浙江大學(xué)信息與電子工程學(xué)系電子信息技術(shù)與系統(tǒng)研究所，杭州 310027）摘 要：提出一種以幾何規(guī)劃作為全局搜索算法的全集成低噪聲放大器優(yōu)化方法。在優(yōu)化過(guò)程中，將功耗、輸入匹配、器件尺寸等性能參數(shù)表示為約束條件，將片上電感寄生電阻噪聲和晶體管噪聲表示為優(yōu)化目標(biāo)，從而將復(fù)雜的全集成LNA優(yōu)化問(wèn)題轉(zhuǎn)化為一個(gè)能夠進(jìn)行高效求解的幾何規(guī)劃問(wèn)題。版圖后仿真結(jié)果表明，在2.4 GHz工作頻率下，低噪放的功耗為4.8 mW，正向增益S21可達(dá)1

2、7.4 dB，反射參數(shù)S11、S22均小于-20 dB，三階互調(diào)點(diǎn)IIP3為-4.2 dBm，噪聲系數(shù)NF僅為2.0 dB。關(guān)鍵詞：全集成；CMOS低噪聲放大器；輸入匹配；功耗約束；噪聲優(yōu)化中圖分類號(hào)：TN722.3 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：16737180(2010)0100475A novel design optimization method of fully integratedCMOS low noise amplifierHuang Xiaohua，Wang Xianfeng，Chen Kangshen，Zhou Jinfang(Research Institute of El

3、ectronic Information Technology and System, Department of Information and ElectronicEngineering, Zhejiang University, Hangzhou 310027, China)Abstract: A geometric programming (GP)-based global optimization method of fully integrated CMOS low noise amplifier (LNA) is presented. By setting the circuit

4、 components and performance specifications of LNA as design constraints, transistor noise and parasitic resistance noise in the integrated gate inductor as optimization objective, the complicated design problem was formulated as a geometric programming problem. The results of the post-layout simulat

5、ion showed that the 2.4 GHz LNA, based on CMOS technology, consumed a low DC power of 4.8 mW, noise figure of 2.0 dB, power gain S21 of 17.4 dB, S11, S22 below -20 dB, and input third-order intermodulation product of -4.2 dBm.Key words: fully integrated；CMOS low noise amplifier；input matching；power

6、dissipation constrained；noise optimization射頻接收機(jī)前端的第一個(gè)有源電路，它的噪聲系數(shù)、功耗、增益、輸入匹配、線性度等指標(biāo)對(duì)整個(gè)無(wú)線通信系統(tǒng)的性能起著重要的作用，其中LNA的噪聲系數(shù)幾乎決定了整個(gè)接收機(jī)的噪聲性能。在片上系統(tǒng)(system on chip，SOC)中，高性能的0 引 言 現(xiàn)代無(wú)線通訊設(shè)備不斷地朝著低成本、低功耗、高集成度方向發(fā)展，使得基于CMOS工藝的射頻集成電路設(shè)計(jì)成為近年來(lái)的研究熱點(diǎn)。低噪聲放大器(LNA)是收稿時(shí)間：2009-12-02基金項(xiàng)目：高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金(20060335065)作者簡(jiǎn)介：黃曉華(1986 )

7、，男，碩士研究生，主要研究方向：射頻集成電路通信聯(lián)系人：周金芳，副教授，主要研究方向：射頻集成電路，zhoujf48中國(guó)科技論文在線 Sciencepaper Online第5卷 第1期 2010年1月全集成LNA設(shè)計(jì)一直是個(gè)難點(diǎn)。迄今為止，有很多文獻(xiàn)致力于全集成LNA的噪聲優(yōu)化。由于LNA結(jié)構(gòu)復(fù)雜，大部分文獻(xiàn)在分析電路的噪聲時(shí)，往往專注于晶體管噪聲的優(yōu)化1-4，而忽略了對(duì)電感寄生電阻噪聲的分析。因?yàn)槠想姼械钠焚|(zhì)因數(shù)都比較低，由電感寄生電阻帶來(lái)的噪聲很有可能遠(yuǎn)遠(yuǎn)超過(guò)晶體管的噪聲。本文在對(duì)全集成LNA的噪聲進(jìn)行分析和優(yōu)化時(shí)，考慮了片上電感寄生電阻的影響，能夠?qū)崿F(xiàn)對(duì)晶體管和電感寄生電阻總體噪聲的

8、最優(yōu)化設(shè)計(jì)。因?yàn)榈驮肼暦糯笃鞯脑O(shè)計(jì)參數(shù)多，彼此之間關(guān)系復(fù)雜，用一般的方法很難對(duì)它的性能進(jìn)行優(yōu)化。本文將幾何規(guī)劃(geometric programming，GP)5方法應(yīng)用到LNA的優(yōu)化設(shè)計(jì)中，提出了一種功耗約束下的全集成LNA優(yōu)化設(shè)計(jì)方法源共柵源級(jí)電感負(fù)反饋(cascode source inductive degeneration，CSID)結(jié)構(gòu)8，如圖1所示。其中跨導(dǎo)管M1源級(jí)接負(fù)反饋電感Ls以實(shí)現(xiàn)輸入阻抗匹配，柵極接電感Lg，柵源接電容Cex調(diào)整LNA電路的諧振頻點(diǎn)，Lo、Co1 、Co2共同決定電路的輸出阻抗。fF圖1 共源共柵源級(jí)電感負(fù)反饋LNA原理圖 Fig. 1 Diagram

9、matic layout of the negative feedback LNA1 幾何規(guī)劃方法幾何規(guī)劃由數(shù)學(xué)家R.J達(dá)芬和E.L彼得森等于1961年在研究工程費(fèi)用最小化問(wèn)題的時(shí)候提出，是非線性最優(yōu)化中最有效的方法之一。幾何規(guī)劃本質(zhì)上是凸優(yōu)化6，其目標(biāo)函數(shù)和約束條件均由正多項(xiàng)式構(gòu)成，利用其對(duì)偶性的特點(diǎn)，把非線性問(wèn)題的求解轉(zhuǎn)化為具有線性約束的優(yōu)化問(wèn)題，使得求解大為簡(jiǎn)化。GP求解收斂速度快，解的過(guò)程和初始點(diǎn)無(wú)關(guān)，所求解必為全局最優(yōu)解，可以用來(lái)實(shí)現(xiàn)具有特定約束條件的電路參數(shù)自動(dòng)生成。令X=(x1, x2, xn)為由n個(gè)正實(shí)數(shù)組成的向量，則稱形如的函數(shù)f(X)為正多項(xiàng)式函數(shù)。其中cj>0，a

10、ijR。當(dāng)k=1j=12.1 輸入阻抗匹配在射頻接收機(jī)中，低噪聲放大器的前一級(jí)電路通常是濾波器，因此低噪聲放大器需要具有一個(gè)特定的輸入阻抗（如50 ）和前一級(jí)電路匹配，以充分發(fā)揮濾波器的性能。CSID-LNA（見(jiàn)圖1）的小信號(hào)模型如圖2所示，其中r為柵電感Lg的寄生電阻。f(x1,.,xn)=cjx11jx22j.xnnjakaa圖2 CSID-LNA小信號(hào)等效電路模型Fig. 2 Small-signal equivalent circuit model of CSID-LNA時(shí)，稱f(X)為正單項(xiàng)式函數(shù)。GP問(wèn)題的形式為 目標(biāo)：最小化f0(X) 約束：fi(X)1, i=1, , q； g

11、i(X)=1, i=1, , r。(1)其中，X=(x1, x2, xn)為正實(shí)數(shù)向量；fi是正多項(xiàng)式函數(shù)；gi是單項(xiàng)式函數(shù)；q和r分別為對(duì)應(yīng)約束項(xiàng)的個(gè)數(shù)。由于正多項(xiàng)式對(duì)于加法、乘法、除法是封閉的，可以利用這些性質(zhì)通過(guò)移項(xiàng)變換將實(shí)際情況下的復(fù)雜約束條件轉(zhuǎn)化成需要的形式7?？梢杂?jì)算LNA的輸入阻抗為gL1(2) Zin=r+j(0LtCt0Ct其中，Lt=Lg+Ls，Ct=Cgs+Cex，Cgs=2/3×CoxWL 8。為了實(shí)現(xiàn)輸入阻抗匹配，需要滿足gmLs/Ct=kRs, (3)(4) 02LtCt=1。其中，k=1-r/Rs。電路的輸出匹配可以通過(guò)對(duì)Lo、Co1、Co2的調(diào)整很容易

12、地實(shí)現(xiàn)。2 全集成LNA優(yōu)化模型基于CMOS工藝的窄帶低噪聲放大器一般采用共第5卷 第1期 2010年1月一種新型全集成CMOS低噪聲放大器優(yōu)化設(shè)計(jì)方法492.2 直流功耗約束在移動(dòng)終端中，功耗也是一個(gè)重要的性能指標(biāo)，因此在求解LNA的優(yōu)化問(wèn)題時(shí)，對(duì)功耗進(jìn)行了約束。LNA的功耗主要由直流功耗決定，其值為Pw=IdVdd。對(duì)于確定的Vdd，主要是對(duì)Id進(jìn)行約束和優(yōu)化。晶體管M1工作在飽和區(qū)時(shí)，LNA偏置電流為1W (5) Id=effCoxVod2。L2Ab其中，Ab是體效應(yīng)系數(shù)，在簡(jiǎn)化模型中，可以近似取1；µeff是有效電子遷移率，Vod是晶體管M1的過(guò)驅(qū)動(dòng)電壓。 2.3 片上電感模

13、型本文的全集成LNA設(shè)計(jì)采用中芯國(guó)際(SMIC) 0.18 m CMOS工藝庫(kù)，其中電感采用的是片上螺旋電感。圖3是工藝廠家提供的電感二端口模型示意圖。圖4是一個(gè)7 nH的片上螺旋電感的品質(zhì)因數(shù)仿真圖，其仿真模型和參數(shù)均由工藝廠家提供。Por1Port2片上電感的Q值往往較小，僅僅對(duì)晶體管噪聲進(jìn)行優(yōu)化將得不到噪聲綜合的最優(yōu)化結(jié)果。在LNA電路的工作頻率fo遠(yuǎn)遠(yuǎn)小于電感的自諧振頻率fT時(shí)，電感的等效寄生電阻r表示為8(6) r=oLg/Qind。2.4 全集成LNA噪聲分析CSID-LNA的噪聲分析小信號(hào)電路圖如圖5所示。圖5 CSID-LNA噪聲分析小信號(hào)模型Fig. 5 Small-sign

14、al equivalent circuit model of the CSID-LNAsnoisy analysis2柵電感Lg寄生電阻熱噪聲vr2；柵感應(yīng)噪聲ig；溝道熱2噪聲id。噪聲系數(shù)是輸出噪聲總功率與由源內(nèi)阻熱噪聲這個(gè)主要存在4個(gè)噪聲源：信號(hào)源內(nèi)阻熱噪聲vs2；引起的輸出噪聲功率的比值，表示為圖3 片上螺旋電感的二端口模型Fig. 3 Two ports model of the spiral inductive on chip (7) NF=is2,o+ir2,o+ig,o+id,o/is2,o。根據(jù)圖5的小信號(hào)等效電路圖，可以得到LNA電路的噪聲系數(shù)為NF=1+ra (8) +a

15、Q2W3/2+W3/2+bQ2W1/2。4Rs其中，r為柵電感Lg等效寄生電阻；W為晶體管M1的柵寬；a、b是與電路的偏置電流及工作頻率有關(guān)的系數(shù)，文獻(xiàn)9給出了這些系數(shù)的推導(dǎo)結(jié)果；Q定義為(9) Q=1/(2Rs0Ct)。3 全集成LNA優(yōu)化問(wèn)題及求解由于所有電路性能參數(shù)表達(dá)式都已經(jīng)是正多項(xiàng)式，圖4 片上螺旋電感品質(zhì)因數(shù)仿真結(jié)果 Fig. 4 Simulation result of the Q factor ofthe spiral inductive on chip功耗約束下的全集成LNA的噪聲優(yōu)化問(wèn)題可以寫成如下的GP形式：目標(biāo)：最小化噪聲系數(shù)NF約束：gmLs/(kRsCt)=1， (

16、10a) 02LtCt=1， (10b) effCoxVod2W/(2LAbId)=1， (10c) Id/Imax1， (10d) 0Lg/(rQind)=1， (10e) Lg/Lt1， (10f)由于LNA電路結(jié)構(gòu)復(fù)雜，大部分的文獻(xiàn)在對(duì)電路的噪聲進(jìn)行分析和優(yōu)化時(shí)，往往專注于晶體管噪聲的優(yōu)化，而忽略了電感寄生電阻噪聲的影響。然而，在CISD-LNA電路中，柵電感Lg通常是一個(gè)較大的值，而50中國(guó)科技論文在線 Sciencepaper Online第5卷 第1期 2010年1月2CoxLW/(3Cgs)=1， (10g) Cgs/Ct1， (10h) 2f0/0=1， (10i) Wmin/

17、W1。 (10j) 其中，(10ab)是輸入阻抗匹配約束；(10cd)是直流功耗約束；(10ef)是電感約束；(10gh)是電容約束；(10ij)是工作頻率和柵寬尺寸約束。以最小化噪聲系數(shù)（見(jiàn)式(8)）為優(yōu)化目標(biāo)，其中包括了片上螺旋電感寄生電阻噪聲。只要輸入相應(yīng)的工作頻率、功耗及其他約束，便可以很快得到該功耗約束下實(shí)現(xiàn)電路最佳噪聲所需要的電路參數(shù)。GP求解器為美國(guó)斯坦福大學(xué)的Almir Mutapcic等開(kāi)發(fā)的matlab程序包5。表1所示為工作頻率2.4 GHz，0.18 m CMOS工藝，4 mA電流約束（偏置電壓Vdd為1.2 V）的GP優(yōu)化結(jié)果，其中電感的品質(zhì)因數(shù)根據(jù)工藝廠家提供的模型

18、和參數(shù)取為7。表1 2.4 GHz LNA約束及優(yōu)化結(jié)果Table 1 Restraint of the 2.4 GHz LNA and the optimize result 參數(shù) 工作頻率f MOS管長(zhǎng)L 偏置電流Id MOS管寬W 柵極電感Lg 源級(jí)電感Ls 柵源電容Cex設(shè)計(jì)約束 GP優(yōu)化結(jié)果 2.4 GHz 0.18 µm 4 mA 0.5 µm 0.01 nH 0.01 nH 0.01 pF2.4 GHz 0.18 µm 7 4 mA 144.64 µm 6.794 nH 0.895 nH 0.424 pF 1.847 dB果如圖7所示。在2

19、.4 GHz工作頻率時(shí)輸入反射系數(shù)S11和S22均小于-20 dB，正向增益S21為17.4 dB。圖6 2.4 GHz全集成LNA版圖Fig. 6 Post-layout of the fully integrated LNA of 2.4 GHz品質(zhì)因數(shù)Qind 7圖7 2.4 GHz全集成LNA的S參數(shù)版圖后仿真結(jié)果 Fig. 7 The simulation results of the S-parameter of the fullyintegrated LNA噪聲系數(shù)NF -4 版圖及后仿真結(jié)果為了驗(yàn)證以上的優(yōu)化結(jié)果，采用中芯國(guó)際(SMIC) 0.18 m CMOS 工藝設(shè)計(jì)了一個(gè)

20、工作在2.4 GHz的LNA，版圖的設(shè)計(jì)和驗(yàn)證是在Cadence系列軟件中完成的，版圖后仿結(jié)果是在完成版圖驗(yàn)證和走線的寄生參數(shù)提?。ㄌ崛」ぞ邽锳ssura，對(duì)走線的寄生R、L、C進(jìn)行了提取）之后的Cadence Spectre仿真結(jié)果。LNA的參數(shù)取表1的GP優(yōu)化結(jié)果，并考慮了版圖的寄生效應(yīng)進(jìn)行了微調(diào)。最終各元件的參數(shù)為：偏置電壓Vdd=1.2 V，偏置電流Id=4 mA，M1管和M2管的柵寬W1=W2=9 m×16，柵級(jí)電感Lg=6.9 nH，源級(jí)電感Ls=0.95 nH，柵源電容Cex=420 fF，輸出匹配電路和偏置電路的參數(shù)已在圖1中標(biāo)注。圖6是電路版圖，芯片面積為0.8mm

21、×0.9 mm。其S參數(shù)的版圖后仿真結(jié)圖8 2.4 GHz全集成LNA噪聲系數(shù)版圖后仿真結(jié)果 Fig. 8 Simulation results of the noise coefficient of thefully integrated LNA第5卷 第1期 2010年1月一種新型全集成CMOS低噪聲放大器優(yōu)化設(shè)計(jì)方法51噪聲系數(shù)的版圖后仿真結(jié)果如圖8所示。在頻率為2.4 GHz時(shí)，噪聲系數(shù)為2.02 dB，其結(jié)果比第3節(jié)GP優(yōu)化值惡化了0.16 dB，主要來(lái)自于輸出匹配電路、源級(jí)電感Ls寄生電阻以及互連線寄生電阻的影響。表2給出了近期公開(kāi)發(fā)表的全集成 CMOS LNA的設(shè)計(jì)結(jié)果

22、（均為版圖后仿真結(jié)果）。可以看到，根據(jù)本文提出的優(yōu)化方法設(shè)計(jì)的全集成LNA具有更低的功耗和更優(yōu)的噪聲性能。表2 LNA性能結(jié)果比較Table 2 Comparison of the LNAs performance results參數(shù)頻率/GHzS11/dBS21/dB IIP3/dBm NF/dB功耗/mW工藝/µm 0.18本文 2.4 22 17.4 4.2 2.02 4.8 0.18 文獻(xiàn)1 2.4 文獻(xiàn)2 2.4 文獻(xiàn)3 2.4 文獻(xiàn)4 5.216.8 239.1 3.8 1311 13.3 3 2.6 11 0.25 24.1 14.6 1.3 3.7 12.2 0.18

23、 10 113.25 11.9 0.255 結(jié) 論本文提出一種以幾何規(guī)劃作為全局搜索算法的全集成低噪聲放大器優(yōu)化方法。該優(yōu)化過(guò)程通過(guò)幾何規(guī)劃低噪放的功耗為4.8 mW，正向增益S21可達(dá)17.4 dB，反射參數(shù)S11、S22均小于20 dB，三階互調(diào)點(diǎn)IIP35得到的版圖后仿真結(jié)果表明，在2.4 GHz工作頻率下，6 7為4.2 dBm，噪聲系數(shù)NF僅為2.0 dB。參考文獻(xiàn)(References)1 Luo Z, Rustagi S. A 1V, 2.4GHz fully integrated LNA using 0.18umCMOS technology C/ ASIC 2003. Pro

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25、2.4 GHz application C/ 2006 Proceedings of the 1st European Microwave Integrated Circuits Conderence. 2006: 133-136.4 Ruey L W, Huang W C, Jian S L. A fully integrated 5.2 GHz8910inductively degenerated low noise amplifier C/ 2004 IEEE Asia-Pacific Conference on Circuits and Systems. 2004: 285-288. Boyd S, Kim S J, Vandenberghe L, et al. A tutorial on geometric programming EB/OL. 2005-12-26. / boyd.html.Boyd S, Vandenberghe L. Convex optimi