共源共柵運算放大器的設(shè)計

1、高性能折疊式共源共柵運算放大器的設(shè)計朱治鼎，彭曉宏，呂本強，李曉慶（北京工業(yè)大學 集成電路與系統(tǒng)集成實驗室，北京）摘要：折疊式共源共柵結(jié)構(gòu)能夠提供足夠高的增益，增大帶寬以及提高共模抑制比和電源電壓抑制比。本文基于chartered0.35um工藝，設(shè)計驗證了一種折疊式共源共柵結(jié)構(gòu)的差分輸入運算放大器的性能參數(shù)。給出了整個電路結(jié)構(gòu)，詳細分析了折疊式共源共柵放大器。從spectre仿真結(jié)果得到，該電路在3.3v電源電壓下具有98.11dB的直流開環(huán)增益，9.2MHz的單位增益帶寬，57.1°的相位裕度，85.51dB 的共模抑制比以及58.56dB的電源電壓抑制比，達到了預期的設(shè)計目標。

2、關(guān)鍵詞：折疊式共源共柵；chartered0.35um工藝；運算放大器；Design of High Performance Folded-cascode Operational AmplifierZhu Zhiding, Peng Xiaohong, Lv Benqiang，Li Xiaoqing(VLSI & System Laboratory, Beijing University of Technology, Beijing, ChinaAbstract: Folded-cascode operational amplifier not only supply high gai

3、n, large bandwidth, but also can increase CMRR and PSRR. The performance parameters of a folded-cascode operational amplifier are designed and validated based on chartered0.35um process. The complete circuit is given and the folded-cascode operational amplifier is analyzed in detail. Simulation with

4、 spectre at 3.3v voltage showed that the operational amplifier had a DC open-loop gain of 98.11dB, a unity gain bandwidth of 9.2MHz, a phase margin of 59, a CMRR of 85.51dB and a PSRR of 58.56dB, and the specification met the design target.Key words: Folded-cascode; Chartered0.35um process; Operatio

5、nal amplifier 1 引言運算放大器已經(jīng)成為模擬電路設(shè)計中用途最廣，最重要的部件。運算放大器是具有足夠正向增益的放大器，當加負反饋時，閉環(huán)傳輸函數(shù)與運算放大器的增益幾乎無關(guān)。利用這個原理可以設(shè)計很多有用的模擬電路和系統(tǒng)。對運算放大器最主要的要求是有一個足夠大的開環(huán)增益以符合負反饋的概念1。直觀來說，長溝道，低偏置電流，多級運放可以實現(xiàn)高增益，然而這會導致多個極點；高單位增益帶寬電路又要求短溝道，高偏置電流，單極點電路來實現(xiàn)。由于cascode結(jié)構(gòu)本身具備頻率特性好，輸出電阻高，主極點由負載電容決定，在各種放大器結(jié)構(gòu)中功耗最低等優(yōu)點，能夠在不降低增益帶寬積的條件下提高電路的直流增益，從

6、而滿足各個方面的需要2。本文從電路設(shè)計性能要求出發(fā)，設(shè)計了兩級高增益運算放大器。第一級為差分輸入單端輸出的折疊式共源共柵放大器以達到高增益及適當擺幅的目的，第二級采用共源極電路結(jié)構(gòu)以增大輸出擺幅，同時提供適當?shù)脑鲆妗２粌H從理論上滿足了高增益，高共模抑制比，高的電源抑制比等要求，而且經(jīng)過spectre軟件仿真顯示，該結(jié)構(gòu)直流增益達到了98.11dB，相位裕度達到了57.1°。2 電路結(jié)構(gòu)圖1的框圖給出了運放的主要部分。CMOS運放的差分跨導級構(gòu)成了運放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。通常，整個電路的增益，一大部分都是由輸入差分級提供的，它還可改善噪聲性能和降低輸入

7、失調(diào)。第二級一般采用反相器。當差分輸入級沒有完成差分-單端變換時，就由第二級反相器來完成。偏置電路是用來給晶體管建立適當?shù)撵o態(tài)工作點。另外，要用補償技術(shù)來穩(wěn)定閉環(huán)特性。圖1 運放的整體結(jié)構(gòu)Fig.1 Structure of the Op amp2.1 輸入差分跨導級設(shè)計及分析共源共柵結(jié)構(gòu)的運算放大器根據(jù)輸入結(jié)構(gòu)的不同分為套筒式和折疊式兩種方式，套筒式共源共柵運算放大器由于輸入擺幅小，不利于閉環(huán)使用；而折疊式共源共柵運算放大器輸入擺幅和輸出擺幅都相對高一些，能夠閉環(huán)使用，因此具有更廣泛的使用范圍3。設(shè)計指標要求開環(huán)增益大于90dB，這就要求采用兩級放大器。并且第一級選擇cascode結(jié)構(gòu)以提供

8、高增益。要求共模輸入電壓范圍是0-2.4v，而采用的電源電壓是0-3.3v，因此要采用PMOS管輸入的cascode結(jié)構(gòu)。本文設(shè)計的差分輸入單端輸出的折疊式共源共柵放大器如圖2所示。其中：M1, M2, M3, M4構(gòu)成折疊式差分電路；M5, M6構(gòu)成運放兩支路的偏置電流源；M7, M8, M9, M10構(gòu)成共源共柵電路；M0差分電路的尾電流源PMOS管。Vbias1，Vbias2，Vbias3偏置電壓由偏置電路提供。圖2 折疊式共源共柵運算放大器電路Fig.2 Folded-cascode operational amplifier運放的增益表達式為：Av1=Gm*Rout。Gm為輸入差分管

9、的M1，M2的跨導gm1,2，Rout為輸出節(jié)點輸出電阻：Rout=gm7*ro7*ro9/gm3*ro3*(ro2/ro5.所以Av1=gm1*gm7*ro7*ro9/gm3*ro3*(ro2/ro5,可見，共源共柵結(jié)構(gòu)能夠提供較高的增益。2.2 輸出級結(jié)構(gòu)設(shè)計第二級一般采用反相器結(jié)構(gòu)，考慮到輸出擺幅要求在0.3-3v之間，輸出可以采用電流源負載的共源極，這種電路結(jié)構(gòu)在負載上的電壓不是緊隨其負載阻抗變化而變化。圖3為本文所實際采用的PMOS管輸入的電流源負載共源輸出級，能很好的滿足輸出擺幅的要求。其中PMOS管M11作為輸入管，NMOS管M12作為電流源負載。Vbias偏置電壓由偏置電路提供

10、。圖3 輸出級Fig.3 Output stageAv2=Gm*Rout，Gm=gm11，Rout=ro11/ro12。輸出擺幅為：VDD-（Vgs11-Vth11）-(Vgs12-Vth12，可見帶電流源負載的共源級輸出能夠提供較大的擺幅，還能提供適當?shù)脑鲆妗?.3 偏置電路和運算放大器整體電路的設(shè)計偏置電路提供電路中所用的所有偏置電壓，Vb3為M0管提供偏置電流，Vb1為M3，M4提供偏置電壓，Vb2為M5，M6，M12提供偏置電壓。在實際中為了滿足匹配，偏置電路中管子長度應該與運放中相應的管子的長度相等。Iref是由外部引入的基準電流。圖4為本文所設(shè)計的偏置電路。圖4 偏置電路Fig.4

11、 Bias circuit圖5為本文所設(shè)計的運算放大器的整體電路。各個端口定義為：VDD-工作電壓；GND-電源地；Vin1-反相輸入端；Vin2-同相輸入端；OUT-輸出端；電阻Rm=2.5k歐姆，電容Cm=1pf。Iref為10uA的電流源。在電路的第一級和第二級輸出端之間添加了密勒補償電容和補償電阻。由于第一級為共源共柵結(jié)構(gòu)，所以主極點在第一級的輸出節(jié)點。采用密勒補償電容Cm把主極點向低頻移動，非主極點向高頻移動來實現(xiàn)極點分離。添加補償電阻Rm來減小右半平面的零點對系統(tǒng)穩(wěn)定性的影響，從而改善運算放大器的頻率特性。電路所帶負載為5pf的電容。表1為整個運算放大器的各個器件尺寸參數(shù)。圖5 整

12、體運算放大器電路圖Fig.5 Complete circuit of operational amplifier表1 運算放大器的各個器件尺寸參數(shù)Table1 Device parameters of operational amplifier尺寸M0M1M2M3M4M5w/um121010111111L/um111332M101515443尺寸M6M7M8M9M10M11w/um11181811114L/um233331M355331尺寸M12M13M14M15M16w/um1192410.5L/um21321M72111CmClR2R1Rm 1pf5pf47k2k2.5k3 電路仿真結(jié)果及

13、版圖實現(xiàn)所設(shè)計的電路仿真采用cadence公司的仿真工具spectre，仿真模型采用chartered0.35um，3.3v工藝BSIM3v3模型。圖6所示為增益與相位仿真結(jié)果，增益為98.11dB，單位增益帶寬約為9.2MHz，相位裕度為57.1°。圖6 運算放大器的增益與相位曲線Fig.6 Amplitude and phase curves of the operational amplifier圖7為所設(shè)計的運算放大器的電源電壓抑制比仿真結(jié)果，可見低頻電源電壓抑制比為：58.56dB。 圖7 電源電壓抑制比仿真結(jié)果p Fig.7 The simulation result o

14、f PSRR 圖8為所設(shè)計運算放大器的共模抑制比仿真結(jié)果，低頻共模抑制比為：85.51dB。圖8 共模抑制比測試結(jié)果Fig.8 The simulation result of CMRR基于chartered035工藝，利用cadence公司的virtuoso工具設(shè)計了本論文所設(shè)計的電路的版圖，如圖9所示。通過對版圖的DRC和LVS檢查，證明此版圖符合工藝規(guī)則要求。最后進行了后仿，并把后仿與前仿結(jié)果做了對比。后仿低頻增益下降至92dB，相位裕度下降至53.7°，單位增益帶寬為8.72MHz，電源電壓抑制比為58.1dB，共模抑制比為83.2dB。盡管各個參數(shù)都略有下降，但仍符合設(shè)計要

15、求。圖9 電路版圖Fig.9 Layout of the circuitEach House shall be the Judge of the Elections, Returns and Qualifications of its own Members, and a Majority of each shall constitute a 4 結(jié)論本文設(shè)計驗證的運放是一種折疊式共源共柵運放，具有高低頻增益，高的電源抑制比，高共模抑制比等特點。利用cadence-spectre仿真工具進行了DC，AC，及瞬態(tài)分析。仿真結(jié)果表明，本文所設(shè)計的運放具有98.11dB的直流開環(huán)增益，在5pf的負載電容條件下，運放的單位增益頻率為9.2MHz，相位裕度為57.1°,共模抑制比為85.51dB，電源電壓抑制比為58.56dB。并基于chartered03527th Amendment利用cadence公司的virtuoso工具實現(xiàn)了本電路的版圖設(shè)計，并對電路進行了后仿，后方參數(shù)指標略有下降，但仍符合設(shè)計要求，達到了所預期的設(shè)計目標。通過對W/L或者直流偏置的微小調(diào)節(jié)就可以讓放大器工作在指定的工作范圍。Emoluments參考文獻：1 Philip E.Allen, R.Holberg. CMOS模擬集成電路與設(shè)計M