高速電路仿真測(cè)試聯(lián)合分析方法

1、高速電路測(cè)試聯(lián)合分析一博科技SI技術(shù)研究部人：目錄0102不測(cè)試的準(zhǔn)確性高速串行總線(xiàn)的不測(cè)試03DDRX的不測(cè)試04電源及噪聲的不測(cè)試05不測(cè)試總結(jié)不測(cè)試的準(zhǔn)確性01高速電路測(cè)試聯(lián)合分析結(jié)果可信么？結(jié)果準(zhǔn)確么？測(cè)試結(jié)果可信么？測(cè)試結(jié)果可信么？一些測(cè)試案例一些測(cè)試案例一些案例與測(cè)試結(jié)合分析解決SI問(wèn)題理論和工程實(shí)踐測(cè)試分析高速串行總線(xiàn)的不測(cè)試02高速電路測(cè)試聯(lián)合分析串行總線(xiàn)測(cè)試的要點(diǎn)準(zhǔn)確的通道建模通道建模 過(guò)孔 走線(xiàn)（板材） 連接器 其他無(wú)源通道Spec準(zhǔn)確的有源分析模型 Hspice IBIS-AMI預(yù)加重、均衡的評(píng)估RedriverSI/PI協(xié)同DUT通道S參數(shù)測(cè)量通過(guò)probe直接點(diǎn)測(cè)DU

2、T,通過(guò)夾具去嵌測(cè)試常見(jiàn)去嵌方式現(xiàn)常用去嵌方式如下圖，2014 designCon出現(xiàn)iTRL等新的去嵌。一博測(cè)試板展示一博已做出多款測(cè)試板用于TRL去嵌研究測(cè)試對(duì)比及PCB走線(xiàn)研究等18Ghz內(nèi)，去嵌后插損在在0.01db以?xún)?nèi)，回?fù)p在-50db以下測(cè)試對(duì)比1測(cè)試對(duì)比2測(cè)試對(duì)比3時(shí)域測(cè)試對(duì)比E5071C可以查看一定速率信號(hào)經(jīng)過(guò)DUT后在接收端眼圖采用實(shí)測(cè)DUT的S參數(shù)戒者通道 S參數(shù)同樣可以得到眼圖DDRX的不測(cè)試03高速電路測(cè)試聯(lián)合分析DDRX常見(jiàn)問(wèn)題匯總DDR成為硬件設(shè)計(jì)最容易出問(wèn)題的領(lǐng)域，同時(shí)定位問(wèn)題出現(xiàn)的解決也都非常以及DDR領(lǐng)域的測(cè)試和也同樣有非常多的挑戓，這對(duì)硬件工程師來(lái)說(shuō)，就成為

3、設(shè)計(jì)上的一個(gè)難點(diǎn)信號(hào)質(zhì)量相關(guān)系統(tǒng)工作，但是有誤碼正常頻率工作有問(wèn)題，降頻其他硬件問(wèn)題DDRX無(wú)法運(yùn)行無(wú)法加載程序DDRX測(cè)試要點(diǎn)信號(hào)質(zhì)量各時(shí)序參數(shù)電源噪聲DDR3/4的測(cè)試與的問(wèn)題DDR3-1600MT/S系統(tǒng)全速工作的時(shí)候有誤碼，降頻到 1333MT/S 的時(shí)候誤碼減少， 繼續(xù)降頻到1066MT/S，誤碼消失測(cè)試：顆粒附近缺少測(cè)試點(diǎn)，就算刮開(kāi)綠油，也是在封裝之外迚試 ，如何考慮封裝效應(yīng)的影響：ISI，同步開(kāi)關(guān)噪聲，準(zhǔn)確評(píng)估串?dāng)_DDR3時(shí)鐘測(cè)試問(wèn)題DDR時(shí)鐘信號(hào)測(cè)試出現(xiàn)上升沿和下降沿非單調(diào)性通過(guò)發(fā)現(xiàn)CLK接收端波形質(zhì)量沒(méi)有問(wèn)題，在分支處過(guò)形較差并和實(shí)測(cè)比接近不可忽視的設(shè)計(jì)檢查DDRX的問(wèn)題，很

4、多情況可以直接檢查出來(lái) 拓?fù)浣Y(jié)構(gòu) Stub長(zhǎng)度 容性負(fù)載補(bǔ)償 電源設(shè)計(jì) 等長(zhǎng)規(guī)則 間距、串?dāng)_價(jià)值 非常規(guī)設(shè)計(jì)關(guān)閉ODT丌采用 Fly-By結(jié)構(gòu)取消上下拉電路 容性負(fù)載補(bǔ)償容性負(fù)載補(bǔ)償分析8片DDR3顆粒，測(cè)試的時(shí)候發(fā)現(xiàn)全速運(yùn)行（1600M）有誤碼經(jīng)過(guò)分析，使用容性負(fù)載補(bǔ)償技術(shù)拓?fù)浣Y(jié)構(gòu)優(yōu)化Fly-by結(jié)構(gòu)，對(duì)Stub十分敏感原設(shè)計(jì)，Stub大約150mil，符合大部分Spec要求因?yàn)楣?jié)約成本，層疊減少，走線(xiàn)變密后，優(yōu)化走線(xiàn)，Stub減少到22mil左右電源及噪聲的不測(cè)試04高速電路測(cè)試聯(lián)合分析電源噪聲測(cè)試要點(diǎn)如何定義電源紋波和電源噪聲電源紋波/噪聲測(cè)量對(duì)示波器帶寬的要求示波器量程和偏置等設(shè)置對(duì)測(cè)

5、量電源波波/噪聲的影響電源噪聲的測(cè)試與的問(wèn)題測(cè)試DDR3-1600 系統(tǒng)工作時(shí)候的噪聲， 我們需要多少帶寬的示波器？測(cè)試：無(wú)法測(cè)試到真正工作的噪聲，示波器采用限制帶寬法來(lái)評(píng)估板級(jí)的影響： 目標(biāo)阻抗很難確定 實(shí)際工作電流變化 Die參數(shù)，CPM模型 封裝參數(shù)Ripple & Noise紋波（Ripple）和噪聲（Noise）是工程師經(jīng)?；煜母拍?，但目前還沒(méi)有國(guó)際定義Ripple和Noise負(fù)載端噪聲和標(biāo)準(zhǔn)組織準(zhǔn)確VRM端紋波紋波（ripple）和噪聲（Noise）的測(cè)量測(cè)試示波器帶寬選擇 Ripple測(cè)量選擇20Mhz帶寬 Noise測(cè)量建議選擇500Mhz帶寬PDN 分析流程PDN整體分析流

6、程：下面步驟的反復(fù)迭代， 尋找最佳PDN設(shè)計(jì)方案頻域PDN提取頻域PDN分析時(shí)域噪聲電容及平面調(diào)整 根據(jù)目標(biāo)阻抗分 時(shí)域SSN 調(diào)整電容方案 基于電磁場(chǎng)的頻或域PDN建模析PDN的問(wèn)題者噪聲測(cè)試分析調(diào)整平面設(shè)計(jì)PDN與時(shí)域噪聲沒(méi)有安裝退耦電容加了兩個(gè)47uF的bulk電容后的噪聲前后PDN的變化50MHz處有一個(gè)由bulk電容和平面電容導(dǎo)致反諧振點(diǎn)從35MHz到150MHz這個(gè)頻段內(nèi)的阻抗都有所變大，所以83M處的阻抗也變大，這樣就導(dǎo)致了11-12ns的噪聲幅值變大電流頻譜分布400MHz處的分量比較高35M到100M之間的電流頻譜可以看出在83MHz 有較大的電流分量增加電容加了52個(gè)22n

7、F的電容之后的阻抗曲線(xiàn)電流頻譜增加電容之后的噪聲綜合電流的頻譜分布，推理應(yīng)該是400MHz出的噪聲幅值最大，因?yàn)榇藭r(shí)400MHz處的電流最大，而且阻抗也很大雙端口測(cè)試板級(jí)目標(biāo)阻抗測(cè)試原理：兩個(gè)端口點(diǎn)在DUT同一位置，則Z11=25*S12/(1-S12)噪聲測(cè)試對(duì)比客戶(hù)實(shí)測(cè)電源噪聲幅值過(guò)高，P-P值為120mv通過(guò)得到的SSN噪聲P-P值為114mv噪聲測(cè)試對(duì)比我們通過(guò)適當(dāng)電容優(yōu)化后SSN噪聲降低至幾十毫伏最終實(shí)測(cè)噪聲P-P值被壓低至80.6mv不測(cè)試總結(jié)05高速電路測(cè)試聯(lián)合分析準(zhǔn)確準(zhǔn)確的、測(cè)試結(jié)果，才能準(zhǔn)確的分析定位問(wèn)題工具只是輔助，積累理論知識(shí)不是測(cè)試的主體測(cè)試經(jīng)驗(yàn)準(zhǔn)確永無(wú)止盡，達(dá)到工程分析級(jí)別即可如何實(shí)現(xiàn)準(zhǔn)確的測(cè)試選擇合適的儀器 帶寬、探棒、 Cable、附件正確使用儀器 校準(zhǔn)、預(yù)熱正確的測(cè)試 測(cè)試點(diǎn)位置 測(cè)試系統(tǒng)不DUT之間共地合理評(píng)估測(cè)試結(jié)果 理解Datasheet協(xié)議規(guī)格要求如何實(shí)現(xiàn)準(zhǔn)確的不設(shè)置模型準(zhǔn)確性測(cè)試校準(zhǔn)“高速先生”成