杭州電子科技大學(xué)EDA第二次實(shí)驗(yàn)報(bào)告

1、杭州電子科技大學(xué)EDA實(shí)驗(yàn)報(bào)告第二次實(shí)驗(yàn)報(bào)告班級(jí)：140475*學(xué)號(hào): 1404*姓名:*實(shí)驗(yàn)一：計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模菏煜uartus II的Verilog文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，掌握原理圖和文本設(shè)計(jì)方法。實(shí)驗(yàn)原理:參考5.5節(jié)。實(shí)驗(yàn)電路如圖5-28所示，設(shè)計(jì)流程參考本章。實(shí)驗(yàn)任務(wù)：在Quartus上對(duì)基于實(shí)驗(yàn)電路圖的工程進(jìn)行編輯、編譯、綜合、仿真。說(shuō)明模塊中各語(yǔ)句的作用。根據(jù)各模塊和所有信號(hào)的時(shí)序仿真波形，詳細(xì)描述此設(shè)計(jì)的功能特點(diǎn)。從時(shí)序仿真圖和編譯報(bào)告中了解計(jì)數(shù)時(shí)鐘輸入至計(jì)數(shù)數(shù)據(jù)輸出的延時(shí)情況，包括設(shè)定不同優(yōu)化約束后的改善情況。用例化語(yǔ)句，按上圖連接成頂

2、層設(shè)計(jì)電路。最終完成能實(shí)現(xiàn)上圖結(jié)構(gòu)的Verilog文件設(shè)計(jì)，并對(duì)其進(jìn)行仿真。實(shí)驗(yàn)內(nèi)容：建立一個(gè)Verilog文件，輸入以下代碼，保存為CNT10.v。module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK,EN,RST,LOAD;input 3:0 DATA;output3:0 DOUT;output COUT;reg3:0 Q1; reg COUT;assign DOUT =Q1;always (posedge CLK or negedge RST)begin if (!RST) Q1<=0;else if (EN) begin

3、if(!LOAD) Q1<=DATA;else if (Q1<9) Q1<=Q1+1;else Q1<=4'b0000; endendalways(Q1)if (Q1=4'h9) COUT=1'b1; else COUT=1'b0;endmoduleRTl電路圖如下仿真波形如下波形分析：該文件實(shí)驗(yàn)了十進(jìn)制計(jì)數(shù)器的功能。由圖可見(jiàn)，在時(shí)鐘每出現(xiàn)一個(gè)上升沿，輸入數(shù)值逐個(gè)增加，由0計(jì)數(shù)到9之后再?gòu)?開(kāi)始循環(huán)。當(dāng)RST出現(xiàn)一個(gè)下降沿時(shí)，則置零，輸出數(shù)值變?yōu)榱?。?dāng)計(jì)數(shù)器計(jì)到9時(shí)，COUT出現(xiàn)一個(gè)高電平表示進(jìn)位。當(dāng)時(shí)鐘有效且LOAD為低電平有效時(shí)，置數(shù)

4、，輸出值為輸入的DATA值。（2）建立一個(gè)Verilog文件，保存為DECL7S.v，代碼如下。module DECL7S(A,LED7S);input 3:0A;output 6:0 LED7S;reg 6:0 LED7S;always (A)case (A)4'b0000: LED7S<=7'b0111111;4'b0001: LED7S<=7'b0000110;4'b0010: LED7S<=7'b1011011;4'b0011: LED7S<=7'b1001111;4'b0100: LED7

5、S<=7'b1100110;4'b0101: LED7S<=7'b1101101;4'b0110: LED7S<=7'b1111101;4'b0111: LED7S<=7'b0000111;4'b1000: LED7S<=7'b1111111;4'b1001: LED7S<=7'b1101111;4'b1010: LED7S<=7'b1110111;4'b1011: LED7S<=7'b1111100;4'b1100:

6、LED7S<=7'b0111001;4'b1101: LED7S<=7'b1011110;4'b1110: LED7S<=7'b1111001;4'b1111: LED7S<=7'b1110001;default : LED7S<=7'b0111111;endcaseendmoduleRTL電路圖如圖所示仿真波形如下圖所示（3）建立一個(gè)Verilog文件，用例化語(yǔ)句將實(shí)驗(yàn)原理圖連接出來(lái)，保存為CNT2LED.v。代碼如下module CNT2LED(clk,rst,en,load,data,dout,

7、led,cout);input clk,rst,en,load;input 3:0data;output 3:0dout;output 6:0led;output cout;CNT10 U1(clk,rst,en,load,cout,dout,data);DECL7S U2(dout,led);Endmodule實(shí)驗(yàn)分析：由上圖編譯通過(guò)后的波形可看出，本次實(shí)驗(yàn)成功將實(shí)驗(yàn)原理電路圖的功能實(shí)現(xiàn)了。當(dāng)rst=0時(shí)，輸出清零。輸出從0計(jì)到9，led輸出數(shù)值相對(duì)應(yīng)的值，當(dāng)load出現(xiàn)低電平，且適中有效時(shí)（上升沿有效），輸出數(shù)值為預(yù)置數(shù)值9；當(dāng)load出現(xiàn)低電平，但時(shí)鐘信號(hào)無(wú)效時(shí)，輸出數(shù)值不變。當(dāng)計(jì)數(shù)計(jì)到

8、9時(shí)，cout輸出信號(hào)為高電平。實(shí)驗(yàn)二 ?？煽赜?jì)數(shù)器設(shè)計(jì)（1） 建立一個(gè)Verilog文件，保存為count8.v，代碼如下module count8(CLK,RST,D,PM,DOUT);input CLK,RST;input7:0 D;output PM;output7:0DOUT;reg7:0 Q1;reg FULL,PM,cnt2;(* synthesis,keep *) wire LD;always (posedge CLK or negedge RST)if (!RST) begin Q1<=0;FULL<=0;endelse if (LD) begin Q1<=D;FULL<=1'b1;endelse begin Q1<=Q1+1; FULL<=1'b0; endassign LD=(Q1=8'hff);assign DOUT=Q1;always (posedge FULL)begincnt2=cnt2;if(cnt2=1'b1)PM=1'b1;else PM=1'b0;endendmoduleRTL電路圖如下仿真波形如下圖實(shí)驗(yàn)分析：當(dāng)計(jì)數(shù)計(jì)到FF時(shí)，LD輸出一個(gè)高電平，輸出變?yōu)轭A(yù)置數(shù)EE，計(jì)數(shù)器在下一時(shí)鐘輸出標(biāo)志脈沖FULL，PM由0變