序列在誤碼測試系統(tǒng)中的應(yīng)用

1、2013年現(xiàn)代通信原理設(shè)計(jì)報告簡易數(shù)字信號傳輸性能分析儀【本科組】組長： 孫建東成員： 趙玉蘭、陳歡趙正航2013年11月22日目 錄摘 要1系統(tǒng)設(shè)計(jì)31.1總體設(shè)計(jì)方案3總體方案選擇與論證3 低通濾波器方案的選擇4. 數(shù)字分析電路方案的選擇4 系統(tǒng)供電模塊方案的選擇41.2 理論分析與計(jì)算51.21 低通濾波器設(shè)計(jì)51.2.2 m序列數(shù)字信號7 同步信號提取7 眼圖顯示方法7 曼切斯特編碼81.3方案論證與選擇9控制部分選擇9 數(shù)字信號發(fā)生器的方案論證與選擇9 信號輸出部分9 顯示部分10單元電路設(shè)計(jì)102.1 數(shù)字信號發(fā)生器的設(shè)計(jì)102.2數(shù)字信號分析電路102.3整形電路1124 調(diào)幅電

2、路12軟件設(shè)計(jì)133.1 總體框圖133.2 單片機(jī)設(shè)計(jì)流程圖133.3 FPGA的設(shè)計(jì)流程圖14系統(tǒng)測試144.1數(shù)據(jù)率測試144.2濾波器測試14結(jié)論15參考文獻(xiàn)15附錄1M序列發(fā)生器程序15附錄2 偽隨機(jī)噪聲發(fā)生器17附錄3 控制數(shù)據(jù)產(chǎn)生的時鐘程序19附錄4 時鐘頻率相應(yīng)的分頻因子選擇20摘 要數(shù)字信號傳輸性能分析儀主要由數(shù)字信號發(fā)生器、偽隨機(jī)信號發(fā)生器、低通濾波器、數(shù)字信號分析電路組成。采用FPGA產(chǎn)生10Mbps偽隨機(jī)碼和m序列信號，模擬加性噪聲，偽隨機(jī)碼疊加在通過低通濾波器的數(shù)字信號上，用三種不同的低通濾波器模擬三種不同的信道，則在接收端接收到的是有一定噪聲的數(shù)字信號，在接收端進(jìn)行

3、一定的數(shù)字信號處理，最終輸出用示波器來判斷傳輸性能的儀器。此分析儀模擬數(shù)字信號傳輸系統(tǒng)，最后到達(dá)數(shù)字信號分析電路，然后通過“眼圖”觀測數(shù)字信號傳輸?shù)目垢蓴_能力。觀察顯示數(shù)字信號具有很強(qiáng)的抗干擾能力。關(guān)鍵字:偽隨機(jī)信號FPGAm序列眼圖AbstractDigital signal transmission performance analyzer is mainly composed of digital signal generator, pseudo random signal generator circuit, low-pass filter, the digital signal an

4、alysis. Using FPGA to produce 10 M bps pseudo-random code signal and m sequence, simulate the additive noise, superposition of pseudo random code in digital signal through a low-pass filter, three different types of low pass filter was used to simulate three different kinds of channel, is there is a

5、 noise at the receiving end receives the digital signal, digital signal processing, the at the receiving end of final output with an oscilloscope to determine the transmission performance of instrument. This analyzer analog to digital signal transmission system, and finally reach the digital circuit

6、, signal analysis and then through the "eye" observing the anti-interference ability of the digital signal transmission. Observation shows that the digital signal has a strong anti-interference ability.Key words:pseudo random signalFPGAM sequenceeye pattern 系統(tǒng)設(shè)計(jì)1.1總體設(shè)計(jì)方案題目要求設(shè)計(jì)一個簡易數(shù)字信號傳輸性能分

7、析儀，實(shí)現(xiàn)數(shù)字信號傳輸性能測試；同時設(shè)計(jì)三個低通濾波器和一個偽隨機(jī)信號發(fā)生器來模擬傳輸信道。圖1-1簡易數(shù)字信號傳輸性能分析儀框圖總體方案選擇與論證方案一：采用74LS194移位寄存器等芯片，通過T觸發(fā)器級聯(lián)的方式實(shí)現(xiàn)m序列，數(shù)字芯片的成本很低，但是對硬件電路的要求比較高，硬件麻煩，調(diào)試?yán)щy。方案二：采用DSP的方法，DSP Builder在簡化設(shè)計(jì)難度，加快設(shè)計(jì)速度,靈活選取精度等方面有著明顯的優(yōu)勢，但是該方法的應(yīng)用在精度、速度和器件選擇等方面一直是個問題，存在一定的不確定性，容易發(fā)生選型上的錯誤；方案三：用MSP430作為控制器件核心，控制液晶顯示、FPGA和鍵盤，用FPGA可編程邏輯器件

8、作為數(shù)據(jù)處理的器件，在發(fā)送端產(chǎn)生數(shù)字信號，發(fā)送過程中數(shù)字信號通過低通濾波器，并用10M偽隨機(jī)碼進(jìn)行一定處理后，模擬加性噪聲，偽隨機(jī)碼疊加在通過低通濾波器的數(shù)字信號上，用三種不同的低通濾波器模擬三種不同的信道，在接收端進(jìn)行一定的數(shù)字信號處理，最終輸出用示波器來判斷傳輸性能。由于FPGA可在線編程，因此大大加快了開發(fā)速度。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成，多個功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中在單個芯片上，大大簡化了外圍硬件電路設(shè)計(jì)，增加了系統(tǒng)的穩(wěn)定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數(shù)據(jù)采集和處理。綜上所述比較可知，方案三既可滿足題設(shè)基本要求又能充分

9、發(fā)揮擴(kuò)展部分，電路簡單，易于控制，所以采用該方案。 低通濾波器方案的選擇方案一：無源低通濾波，電路簡單且計(jì)算簡單，但帶負(fù)載后，通帶放大倍數(shù)的數(shù)值減小，通帶截止頻率升高，不利于信號處理要求。方案二：橢圓濾波器實(shí)現(xiàn)濾波，其特點(diǎn)是阻帶極陡峭，但是通帶有文波。方案三：巴特沃斯濾波器，以其通帶平旦和阻帶衰減較快而聞名，是非常通用的濾波器。因?yàn)樵撛O(shè)計(jì)要求的帶外衰減僅為40db/十倍頻，所以巴特沃斯濾波器已經(jīng)能滿足設(shè)計(jì)要求。. 數(shù)字分析電路方案的選擇 題目中要求數(shù)字分析電路從輸入碼元序列中提取同步信號，故采用通信原理中位同步技術(shù)的自同步法。方案一：采用自同步法中的濾波法，但濾波法要求收端濾波器性能精確和穩(wěn)定

10、，否則將出現(xiàn)位同步信號的相位抖動。特別是當(dāng)全“0”和全“1”持續(xù)時間長時，相位抖動較大。方案二：采用計(jì)數(shù)器技術(shù)的方法。用通過分析曼切斯特的規(guī)律其0，1持續(xù)的最長時間為同步時鐘的一個周期，在通過計(jì)數(shù)比較分析出分析出同步時鐘周期，再利用接收編碼的上升沿保證相位同步，由于采用了數(shù)字電路，故實(shí)際應(yīng)用是方便、可靠、也易于實(shí)現(xiàn)集成化。綜上所述：選擇方案二。 系統(tǒng)供電模塊方案的選擇 方案一：采用開關(guān)電源，直接購買現(xiàn)成的模塊，紋波大，輸出功率大，但對高頻模擬信號干擾較大；方案二：使用自制的線性電源，輸出紋波小，能夠?yàn)槟M電路供電，且對高頻信號影響很小，同時也能為數(shù)字電路供電?？紤]到本設(shè)計(jì)中有模擬濾波器，故采用

11、方案二。1.2 理論分析與計(jì)算1.21 低通濾波器設(shè)計(jì)題目要求設(shè)計(jì)三個低通濾波器，用來模擬傳輸信道的幅頻特性。并且要求每個濾波器帶外衰減不少于40Db/十倍頻程；濾波器的通帶增益在0.2-0.4范圍內(nèi)可調(diào)。三個濾波器的截止頻率分別為100KHz,200KHz,500KHz，截止頻率誤差絕對值不大于10%。一階有源低通濾波器電路簡單，幅頻特性衰減斜率只有-20dB/十倍頻程，因此在附近選擇性差，希望衰減斜率越陡越好，只有增加濾波器的階數(shù)來實(shí)現(xiàn)。為達(dá)到題目要求，采用四階低通濾波器來實(shí)現(xiàn)其功能。下面是設(shè)計(jì)的截止頻率分別為100KHz,300KHz,500KHz的三個滿足要求的濾波器原理圖。圖1-2

12、100K低通濾波器圖1-3 200K低通濾波器圖1-4 500K低通濾波器1.2.2 m序列數(shù)字信號m序列是最長線性移位寄存器序列，它由帶非線性移位寄存器產(chǎn)生周期最長的一種序列。以下是m序列產(chǎn)生的原理框圖，具體生成方法及其過程。圖 1-5 線性反饋移位寄存器 同步信號提取 曼切斯特一個最大的優(yōu)勢在于碼流中包含了豐富的同步時鐘信息通過研究編碼的規(guī)律，從而鎖定頻率，并利用曼切斯特碼序列的上升沿，進(jìn)行相位的同步，從而能提取出時鐘信號。 眼圖顯示方法 眼圖是在時域進(jìn)行的用示波器顯示二進(jìn)制信號波形的失真效應(yīng)的測量方法。題目要求利用數(shù)字信號發(fā)生器產(chǎn)生的時鐘信號進(jìn)行同步，顯示數(shù)字信號的信號眼圖，并測試眼圖幅

13、度。 觀察眼圖的方法是：用一個示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，使示波器水平掃描周期與接收碼元的周期同步，這時屏幕上看到圖形像人的眼睛，故稱為“眼圖”。從“眼圖”上可以觀察出碼間串?dāng)_和噪聲的影響，從而估計(jì)系統(tǒng)優(yōu)劣程度。另外也可以用此圖對接受濾波器的特性加以調(diào)整，以減少碼間串?dāng)_和改善系統(tǒng)的傳輸性能。圖1-6 眼圖 曼切斯特編碼題目要求數(shù)字信號發(fā)生器輸出的采用曼切斯特編碼。圖1-7 曼切斯特編碼圖由于曼徹斯特碼采用跳變沿來表示0或1,與二進(jìn)制碼相比,具有如下優(yōu)點(diǎn)：1、波形在每一位元中間都有跳變,因此具有豐富的定時信息,便于接收端提取定時信號.若采用二進(jìn)制傳輸,當(dāng)出現(xiàn)連續(xù)的0或

14、1時,則無法區(qū)分兩位元之間的邊界。2、由于曼徹斯特碼在每一位元中都有電平的轉(zhuǎn)變,因此,傳輸時無直流分量,可降低系統(tǒng)的功耗.而對于二進(jìn)制波形,當(dāng)出現(xiàn)連續(xù)的1時,將有直流分量的產(chǎn)生。3、曼徹斯特碼傳輸方式非常適合于多路數(shù)據(jù)的快速切換。1.3方案論證與選擇1.3.1控制部分選擇方案一： 選擇加入一個單片機(jī)作為處理器，這種方案當(dāng)然可以發(fā)揮處理器自身的優(yōu)勢，實(shí)現(xiàn)靈活控制，但是普通的單片機(jī)無法實(shí)現(xiàn)高速的數(shù)據(jù)處理，且自身的資源有限，滿足同時處理大量的數(shù)據(jù)要求，若選用高檔的單片機(jī)則過于昂貴，且性能提升不明顯，性價比太低所以此方案不可選。方案二：采用FPGA內(nèi)部邏輯來實(shí)現(xiàn)，這樣容易實(shí)現(xiàn)控制與數(shù)據(jù)的處理。采用FP

15、GA內(nèi)部邏輯電路來實(shí)現(xiàn)，一方面充分發(fā)揮硬件的電路的執(zhí)行的高速，二者結(jié)合，優(yōu)勢互補(bǔ)。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成，多個功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中在單個芯片上，大大簡化了外圍硬件電路設(shè)計(jì)，增加了系統(tǒng)的穩(wěn)定性和可靠性。據(jù)此，我們選擇了方案二。1.3.2 數(shù)字信號發(fā)生器的方案論證與選擇方案一：M序列的產(chǎn)生，可以用數(shù)字集成邏輯電路實(shí)現(xiàn)，但用集成塊做，不僅復(fù)雜，而且由于要用到多個觸發(fā)器，電路可靠性差。方案二：采用FPGA來產(chǎn)生M序列，不僅實(shí)現(xiàn)相對容易，而且穩(wěn)定高，頻率準(zhǔn)備確高，故采用FPGA來產(chǎn)生M序列。1.3.3 信號輸出部分方案一：采用單一增的電壓放大電路，要改變

16、放大倍數(shù)時，則需采用切換外部電阻的方式，這種方式每一種增益都需要一套不同的電阻，因此只能有有限的幾種增益，電路結(jié)構(gòu)和切換過程都較復(fù)雜，而且切換速度慢，使用也不方便，切換不同的電阻還可能使放大器的輸入阻抗發(fā)生變化，從而影響精度。方案二：采用低噪聲高精度的運(yùn)放OPA604，OPA604是一種低噪聲放大器。通過線性電阻的調(diào)解，可以實(shí)現(xiàn)連續(xù)幅度的可調(diào)，完全可以滿足本方案的要求。因此我們采用方案二。1.3.4 顯示部分方案一：數(shù)碼管顯示，由于本題要求實(shí)時顯示輸出信號的類型、幅度、頻率和頻率步進(jìn)值等，而數(shù)碼管不能顯示字符。方案二：LED點(diǎn)陣顯示，LED點(diǎn)陣顯示雖然能顯示字符和數(shù)字，但顯示效果不好，且不易編

17、程。方案三：LCD液晶顯示，LCD液晶不但能顯示字符和數(shù)字，而且顯示效果較好，容易編程實(shí)現(xiàn)。單元電路設(shè)計(jì)2.1 數(shù)字信號發(fā)生器的設(shè)計(jì)此系統(tǒng)基于FPGA技術(shù)設(shè)計(jì)信號發(fā)生器，在Quartus 軟件平臺上設(shè)計(jì)。定制器件的過程是采用VHDL語言。同樣的，加法器，寄存器的文本設(shè)計(jì)輸入也是采用VHDL語言。經(jīng)過綜合，適配，仿真之后下載到開發(fā)板中實(shí)現(xiàn)波形數(shù)據(jù)的輸出（經(jīng)I/0口輸出）。2.2數(shù)字信號分析電路首先利用峰值檢波電路。峰值檢波電路是能記憶信號峰值的電路，其輸出電壓的大小一直追隨輸入信號的峰值，而且保持在輸入信號的最大峰值，通過對最大值的檢測，然后分壓送入比較器的反相端，從而實(shí)現(xiàn)數(shù)字信號的噪聲過濾，實(shí)

18、現(xiàn)電路原理圖如下。圖2-1 峰值檢波電路2.3整形電路對于系統(tǒng)中編碼的M序列信號含有偽隨機(jī)信號，即模擬在信號中含有噪聲，所以在把信號送到FPGA中進(jìn)行數(shù)字信號分析前，我們要先去除數(shù)字信號中的噪聲。我們采用LM311低頻比較器，LM311 同相端輸入有噪聲的通過低通信號的數(shù)字信號，進(jìn)行比較來噪聲的過濾，比較器接成滯回比較形式，使波形的效果更好，同時可以調(diào)節(jié)R3來進(jìn)行來調(diào)節(jié)反饋比例。圖2-2 比較器24 調(diào)幅電路由于題目要求濾波器的通帶增益AF 在0.24.0范圍內(nèi)可調(diào)。因此我們在濾波器的后面加上運(yùn)算放大器使放大的幅度在0.24.0范圍內(nèi)可調(diào)。運(yùn)算放大器原理圖如下圖2-3 0.24倍幅度可調(diào)電路軟

19、件設(shè)計(jì)3.1 總體框圖程序由C語言編寫，可實(shí)現(xiàn)數(shù)字信號發(fā)生器，偽隨機(jī)信號發(fā)生器的設(shè)計(jì)。主要流程圖如下。單片機(jī)控制部分FPGA數(shù)據(jù)產(chǎn)生、編碼模塊部分FPGA數(shù)據(jù)接收、解碼模塊部分圖3-1 總體結(jié)構(gòu)液晶顯示頻率參數(shù)鍵值檢測數(shù)據(jù)編碼時鐘頻率選擇頻率參數(shù)傳輸給FPGA鍵盤初始化控制端口初始化液晶初始化程序初始化開始3.2 單片機(jī)設(shè)計(jì)流程圖圖3-2 單片機(jī)流程結(jié)構(gòu)3.3 FPGA的設(shè)計(jì)流程圖曼徹斯特編碼電路信號m序列發(fā)生器同步時鐘提取電路解碼電路噪聲信號 m序列發(fā)生器圖3-3 FPGA流程結(jié)構(gòu)圖系統(tǒng)測試4.1數(shù)據(jù)率測試表1 數(shù)據(jù)率測試顯示(kbps)數(shù)據(jù)率(kbps)數(shù)據(jù)誤差(%)1010.000202

20、0.0003030.120.44040.0005049.750.56060.240.47070.420.68080.0009090.250.210099.600.44.2濾波器測試測試條件，幅度2.5V正弦波。表2濾波器測試濾波器1(截止頻率100KHz)濾波器2（截止頻率200KHz）濾波器3(截止頻率500KHz)十倍頻程衰減（dB）-44-44-40截止頻率(KHz)93194470增益頻率誤差(%)736結(jié)論設(shè)計(jì)采用FPGA最小系統(tǒng)為控制核心,本設(shè)計(jì)制作完成了題目要求的基本部分的全部要求和發(fā)揮部分的大部分要求，達(dá)到設(shè)計(jì)要求。通過測試，系統(tǒng)不但完成了基本要求，也完成了發(fā)揮部分的要求。經(jīng)過

21、幾天的努力實(shí)踐，不斷的測試，不斷的改進(jìn)電路和程序，我們最終圓滿完成了設(shè)計(jì)任務(wù)。在設(shè)計(jì)過程中，我們不僅僅使自身水平得到了檢驗(yàn)，更重要的是學(xué)到很多課本上沒有的知識，使自己得到了進(jìn)一步的提高。同時也特別感謝各位老師和同學(xué)的幫助和支持，使我們這次設(shè)計(jì)能夠順利完成。參考文獻(xiàn)1楊素行、模擬電子技術(shù)基礎(chǔ)簡明教程第三版. 北京：高等教育出版社，2006年；2張肅文、高頻電子線路第五版. 北京：高等教育出版社，2009年；3閻石、數(shù)字電子技術(shù)基礎(chǔ)第五版. 北京：高等教育出版社，2006年；4黃根春、全國大學(xué)生電子設(shè)計(jì)競賽教程基于TI器件設(shè)計(jì)方法. 北京：電子工業(yè)出版社，2011年；附錄1：M序列發(fā)生器程序lib

22、rary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m_maker is port( clk,rd: in std_logic;Q : out std_logic);end entity m_maker;architecture art of m_maker iscomponent dff1 port( rd,d,clk:in std_logic;q : out std_logic);end component;signal data:std_logic_vector(8 downto 0):

23、="000000000"beginms1:for i in 0 to 7 generatediffx:dff1 port map(rd,data(i),clk,data(i+1);end generate ms1;process(clk)beginif (clk'event and clk='1') thenif data="000000000" thendata(0)<='1'elsedata(0)<=data(8) xor data(4) xor data(3) xor data(2) xor da

24、ta(0);end if;end if;end process;Q<=data(0);end art;附錄2： 偽隨機(jī)噪聲發(fā)生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wm_maker is port( clk,rd: in std_logic;Q : out std_logic);end entity wm_maker;architecture art of wm_maker iscomponent dff1 port( rd,d,clk:in std_logic;q

25、 : out std_logic);end component;signal data:std_logic_vector(12 downto 0):="0000000000000"beginwsm1:for i in 0 to 11 generatediffx:dff1 port map(rd,data(i),clk,data(i+1);end generate wsm1;process(clk)beginif (clk'event and clk='1')then if data="0000000000000" thendata

26、(0)<='1'elsedata(0)<=data(12) xor data(5) xor data(4) xor data(1) xor data(0);end if;end if;end process;Q<=data(0);end architecture art;附錄3：控制數(shù)據(jù)產(chǎn)生的時鐘程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity div_tclk isport(clk:in

27、std_logic; clr:in std_logic; div:in std_logic_vector(11 downto 0); tclk:out std_logic );end entity div_tclk;architecture art of div_tclk issignal cnt:std_logic_vector(11 downto 0):="000000000000"signal co:std_logic:='0'beginprocess(clk,clr,div,cnt,co)isbeginif(clr='1')thenc

28、nt<="000000000000"elsif(clk'event and clk='1')thenif(cnt=div)thencnt<="000000000000"co<=not co;elsecnt<=cnt+'1'end if;end if;tclk<=co;end process;end architecture art;附錄4： 時鐘頻率相應(yīng)的分頻因子選擇library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_