EDA課程設計報告--四位加法器設計

1、.中原工學院信息商務學院EDA課程設計題目 ： 四位加法器設計學號 ： 200906024245 姓名 ： 梁曉群 班級 ： 機自094 指導老師 ： 韓曉燕 2011年12月28日2011年12月30日目錄 摘要-3 EDA簡介-3 概述-4 1.1目的與要求-4 1.2實驗前預習-4 1.3設計環(huán)境-5 四位全加器的設計過程-5 2.1 半加器的設計-6 2.2一位全加器的設計-9 2.3四位全加器的設計-11收獲與心得體會-13摘要本文主要介紹了關于EDA技術的基本概念及應用，EDA設計使用的軟件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的設計及仿真過程

2、。EDA簡介EDA的概念EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作.EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。 EDA代表了當今電子設計技術的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和

3、功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件，這樣的設計方法被稱為高層次的電子設計方法?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA 技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。本文所指的EDA技術，主要針對電子電路設計、PCB設計和IC設計。EDA 設計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。利用EDA工

4、具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很廣。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用1。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。本次畢業(yè)設計課題實現(xiàn)的核心技術即為EDA相關技術。一 、概述1.1目的與要求本實驗課程的目的，旨在通過上機實驗，使學生加深理解EDA技術的基本

5、方法，幫助和培養(yǎng)學生建立利用原理圖和硬件描述語言進行電路設計的基本方法和利用EDA工具軟件（MAX+plus或Quartus7.2）設計簡單數(shù)字電子系統(tǒng)的能力，為以后從事有關數(shù)字電子系統(tǒng)方面的設計和研究開發(fā)工作打下基礎。1.2實驗前預習每次實驗前，學生須仔細閱讀本實驗指導書的相關內(nèi)容，明確實驗目的和實驗內(nèi)容；明確實驗原理與步驟；復習與實驗內(nèi)容有關的理論知識；預習儀器設備的使用方法、操作規(guī)程及注意事項。1.3設計環(huán)境Quartus簡介Quartus是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，Altera是世界上最大的可編程邏輯器件供應商之一。 Quartus在21世初推出，是Alte

6、ra全一代FPGA/CPLD集成開發(fā)軟件MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus上可以完成設計輸入、HDL綜合、布新布局(適配)、仿真和選擇以及硬件測試等流程，它提供了一種與結構無關的設計環(huán)境,使設計者能方便地進行設計輸入、開始處理和器件編程。 Quartus提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需求，也是單片機可編程系統(tǒng)(SoPC)設計的綜合環(huán)境和SoPC開發(fā)的基本設計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境。Quartus設計完全支持VHDL、Verilog的設計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。

7、Quartus與可用利用第三方的綜合工具(如Leonardo Spectrum、Synplify Pro、FPGA Complier II)，并能直接調(diào)用這些工具。同樣 Quartus具備仿真功能，同時支持第三方的仿真工具(如ModelSin)。此外， Quartus與MATLAB和DSP Builder結合，可用進行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的工具EDA工具。二、4位全加器的設計實現(xiàn)過程2.1半加器的設計2.1.1一位半加器真值表表3-1一位半加器真值表XnYnFnCn00000110101011012.1.2一位半加器原理圖：在MAX+plus II工具軟件的元件庫

8、中已經(jīng)有與門、或門、與非門和異或門等元件，在設計中可直接調(diào)用這些元件，實現(xiàn)電路設計。原理圖如下：圖1 半加器原理圖 在元件選擇對話框的符號庫“Symbol Libraries”欄目中，用鼠標雙擊基本元件庫文件夾“d:maxplus2max2libprim”后，在符號文件“Symbol Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標雙擊“xor”元件名，即可得到異或門

9、的元件符號。用上述同樣的方法也可以得到其他元件符號。2、編輯半加器的原理圖半加器邏輯電路圖如圖1所示，它由1個異或門和1個與門構成，a、b是輸入端，SO是和輸出端，CO是向高位的進位輸出端。 在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號。用鼠標雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進行名稱修改，用這種方法把兩個輸入端的名稱分別更改為“a”和“b”，把兩個輸出端的名稱分別更改為“SO”和“CO”，然后按照圖1

10、所示的半加器邏輯電路的連接方式，用鼠標將相應的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_addergdf”(注意后綴是gdf)為文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。進行存盤操作時，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，不要隨意單擊“OK”按鈕結束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機實驗時最容易忽略和出錯的地方。 3、編譯設計圖形文件4、生成元件符號 5、功能仿真設計文件 仿真，也稱為模擬(Simulation)；是對電路設計的一種間接的檢測方法。對電路設計的邏輯行為和功能進行模擬檢測，

11、可以獲得許多設計錯誤及改進方面的信息。對于大型系統(tǒng)的設計，能進行可靠、快速、全面的仿真尤為重要。 建立波形文件 進行仿真時需要先建立仿真文件。在Max+p1us II環(huán)境執(zhí)行“File”的“New”命令，再選擇彈出的對話框中的Waveform Editor fi1e項，波形編輯窗口即被打開。 輸入信號節(jié)點 在波形編輯方式下，執(zhí)行“Node”的“Nodes from SNF”命令，彈出輸入節(jié)點“Enter Nodes from SNF”對話框，在對話框中首先單擊“List”按鈕，這時在對話框左邊的“Available NodesGroups” (可利用的節(jié)點與組)框中將列出該設計項目的全部信號節(jié)

12、點。若在仿真中只需要觀察部分信號的波形，則首先用鼠標將選中的信號名點黑，然后單擊對話框中間的“=”按鈕，選中的信號即進入到對話框右邊的“Selected NodesGroups”(被選擇的節(jié)點與組)框中。如果需要刪除“被選擇的節(jié)點與組”框中的節(jié)點信號，也可以用鼠標將其名稱點黑，然后單擊對話框中間的“=按鈕。節(jié)點信號選擇完畢后，單擊“OK”按鈕即可。 設置波形參量 在波形編輯對話框中調(diào)入了半加器的所有節(jié)點信號后，還需要為半加器輸入信號a和b設定必要的測試電平等相關的仿真參數(shù)。如果希望能夠任意設置輸入電平位置或設置輸入時鐘信號的周期，可以在Options選項中，取消網(wǎng)格對齊Snap to Grid

13、的選擇(取消鉤)。 設定仿真時間寬度 在仿真對話框，默認的仿真時間域是1S。如果希望有足夠長的時間觀察仿真結果，可以選擇“File”命令菜單中的“End Time”選項，在彈出的“End Time”對證框中，填入適當?shù)姆抡鏁r間域(如5S)即可。 加入輸入信號為輸入信號a和b設定測試電平的方法及相關操作如教材圖2.1.3所示，利用必要的功能鍵為a和b加上適當?shù)碾娖?，以便仿真后能測試so和co輸出信號。 波形文件存盤以“h_adderscf”(注意后綴是scf)為文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。在波形文件存盤時，系統(tǒng)將本設計電路的波形文件名自動設置為“h_adder.sc

14、f”，因此可以直接單擊確定按鈕。 進行仿真波形文件存盤后，執(zhí)行“Max+p1us II”選項中的仿真器“Simulator”命令，單擊彈出的“仿真開始”對話框中的“Start”按鈕，即可完成對半加器設計電路的仿真，可通過觀察仿真波形進行設計電路的功能驗證。半加器波形顯示如下圖：半加器波形2.2 1位全加器的設計1、編輯1位全加器的原理圖1位全加器可以用兩個半加器及一個或門連接而成。其原理圖如圖1所示。在Quartus7.2圖形編輯方式下，在用戶目錄中找到自己設計的半加器元件h_adder，并把它調(diào)入原理圖編輯框中（調(diào)入兩個），另外從d:maxplus2max2libprim元件庫中調(diào)出一個兩輸

15、入端的或門，并加入相應的輸入和輸出元件，按照圖1所示電路連線，得到1位全加器電路的設計結果。電路中的a和b是兩個1位二進制加數(shù)輸入，cin是低位來的進位輸入，sum是和輸出，cout是向高位進位輸出。2、設計文件存盤與編譯完成1位全加器電路原理圖的編輯后，以f_addergdf為文件名將1位全加器電路原理圖設計文件保存在工程目錄中，“.gdf”表示圖形文件。進行存盤操作時，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，操作者不要隨意單擊“OK”按鈕結束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是初學者上機實驗時最容易忽略和出錯的地

16、方。圖1 1位全加器原理圖3、仿真設計文件 在Quartus7.2波形編輯方式下，編輯f_addergdf的波形文件，并完成輸入信號a、b和cin輸入電平的設置。波形文件編輯結束后也要將波形文件保存在工程目錄中，在存盤操作時，系統(tǒng)會自動將當前設計的文件名作為波形文件名，并以.scf為文件類型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接單擊“OK”按鈕結束波形文件的存盤操作。波形文件存盤后，執(zhí)行啟動仿真器“Simulator”命令開始仿真，可通過觀察仿真波形進行設計電路的功能驗證。1位全加器波形如下圖：1位全加器波形2.3 4位全加器的設計 4位加法器的設計中，全加器

17、成為底層文件ain3.0和bin3.0是兩個4位二進制輸入端，cin是低位來得進位輸入端，sum3.0是4位和輸出端，cout是向高位進位的輸出端。原理圖如圖2所示。圖2 4位加法器原理圖4位全加器波形三、心得體會 緊張的課程設計接近了尾聲,通過這次有關于EDA技術的課程設計的學習與應用，我基本了解了EDA技術的相關應用，也掌握了EDA設計的相關軟件Quartus7.2的最基礎的使用方法，豐富了我們的設計手段，也讓我了解了更多的仿真方法。在上機操作的過程中，剛開始我們遇到了很多的困難，對軟件的不熟悉以及對原理掌握的不透徹，使得剛開始的時候舉步維艱，但是經(jīng)過對最簡單的模型的設計及仿真練習過后，我們基本掌握了軟件的使用方法，再根據(jù)我們所學習過的數(shù)電模電的知識將四位全加器的原理圖做出來之后，通過軟件仿真及對各個參數(shù)的設置，我們不斷調(diào)試仿真出來的波形，是全加器的仿真達到最佳效果。這期間我們也了解到，雖然軟件的仿真功能很強大，但是還是需要操作人員仔