組合邏輯電路PPT課件

1、1第第6章章 組合邏輯電路組合邏輯電路學習要點：學習要點： 組合電路的分析方法和設(shè)計方法 利用數(shù)據(jù)選擇器和譯碼器進行邏輯設(shè)計的方法 加法器、編碼器、譯碼器等中規(guī)模集成 電路的邏輯功能和使用方法2第第6章章 組合邏輯電路組合邏輯電路36.1 概述概述 在數(shù)字電路中，數(shù)字電路可分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路組合邏輯電路：輸出僅由輸入決定，與電路當前狀態(tài)無：輸出僅由輸入決定，與電路當前狀態(tài)無關(guān)；電路結(jié)構(gòu)中關(guān)；電路結(jié)構(gòu)中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶）組 合 邏 輯 電 路I0I1In-1Y0Y1Ym -1輸入輸出),( ),(),(110111101111000nmmnn

2、IIIfYIIIfYIIIfY按此按鈕返回主菜單46.2 組合邏輯電路的分組合邏輯電路的分析與設(shè)計方法析與設(shè)計方法5ABCY&6.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法邏輯圖邏輯圖邏輯表邏輯表達式達式 1 1 最簡與或最簡與或表達式表達式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 3216A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達式表達式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當輸入A、

3、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 7Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYYYBAYCBAY21321321邏輯表邏輯表達式達式BABBABBACBAY最簡與或最簡與或表達式表達式8真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實現(xiàn)用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，

4、Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY9真值表真值表電路功電路功能描述能描述6.2.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法：設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B合向左側(cè)時為0，合向右側(cè)時為1；燈亮時Y為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。 A B Y 0 0 0 1 1 0 1 1 1 0 0 1 1 窮舉法 1 10 2 邏輯表達式邏輯

5、表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 ABBAY已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖 A B Y & & & & A B Y =1 用與非門實現(xiàn)ABBAYBAY用異或門加非門實現(xiàn)11真值表真值表電路功電路功能描述能描述：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出

6、真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 邏輯表達式邏輯表達式12 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達式表達式化簡 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡 4 111Y= AB +AC 5 ACABY 6 13本節(jié)小結(jié)組合電路的特點：在任何時刻的輸出只取決于當組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實現(xiàn)時的輸入信號，而與電路原來所處的

7、狀態(tài)無關(guān)。實現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等表達式、卡諾圖和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的設(shè)計步驟：邏輯圖組合電路的設(shè)計步驟：邏輯圖寫出邏輯表達式寫出邏輯表達式邏輯表達式化簡邏輯表達式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設(shè)計步驟：列出真值表組合電路的設(shè)計步驟：列出真值表寫出邏輯表寫出邏輯表達式或畫出卡諾圖達式或畫出卡諾圖邏輯表達式化簡和

8、變換邏輯表達式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)組合函數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。146.3 編碼器編碼器15實現(xiàn)編碼操作的電路稱為編碼器。輸入 輸 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 6.3.1 二進制編碼器二進制編碼器3位二進制編碼器位二進制編碼器輸輸入入8個互斥的信號個互斥的信號輸輸出出3位二進制代碼位二進制代碼真真值值表表16753175

9、310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達達式式邏輯圖邏輯圖17輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 16.3.2 二二-十進制編碼器

10、十進制編碼器8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進制代碼位二進制代碼真真值值表表189753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達式邏輯表達式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖191、3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器 在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方

11、面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y01 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0 設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表6.3.3 優(yōu)先編碼器優(yōu)先編碼器2012463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYII

12、IIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達式邏輯表達式21邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。222、集成、集成3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YE

13、XST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS14823輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0

14、 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效24 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I

15、3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&* *集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降25I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0

16、 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 03、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降26邏輯表達式邏輯表達式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIII

17、IIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY27邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)先編碼器28 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y

18、3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND4、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效29本節(jié)小結(jié)用二進制代碼表示特定對象的過程用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進制編碼器和十進制編編碼器分二進制編碼器和十進制編碼器，各種譯碼器的工作原理類似，碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。集成二進制編碼器設(shè)計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先編碼和集成十進制編碼器均采用優(yōu)先編碼方案。方案。306.4 譯碼器譯碼器3

19、1譯碼器可以是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 把具有特定意義信息的二進制代碼翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。6.4.1 二進制譯碼器二進制譯碼器 設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。 二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。321、3位二進制譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0

20、0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進制代碼位二進制代碼輸輸出出：8個互斥的信號個互斥的信號3301270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達式邏輯表達式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器342、集成

21、二進制譯碼器、集成二進制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當G11且 時，譯碼器處于工作狀態(tài)；當G10或 時，

22、譯碼器處于禁止狀態(tài)。07YYAG2BG2022BAGG122BAGG35真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1

23、1 1輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低電平有效：低電平有效BAGGG22236 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15 “0”使能 譯碼輸出 A0A1A2 A3 “1” 譯碼輸入 A0A1A2 STA STB STC 低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器37二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示

24、；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。6.4.2 二二-十進制譯碼器十進制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。38A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0

25、0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表3901239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y

26、8 Y91111&邏輯表達式邏輯表達式邏輯圖邏輯圖采用完全譯碼方案40 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平有效。41、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4

27、 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。42abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh6.4.3 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器1、七段半導體數(shù)字顯示器、七段半導體數(shù)字顯示器用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。4344b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極452、

28、七段顯示譯碼器、七段顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表46 A1A0 A3A2 00 01 11 10 00 1 0 1 1 01 0 1 1 0 11 10 1 1 0201023AAAAAAAaa的卡諾圖的卡諾圖47 A1A0 A3A2 00 01 11 10 00 1 1 1 1 01 1 0 1 0 11 10 1 1 b的卡諾圖的卡諾圖 A1A0 A3A2 00 01 11 10 00 1 1 1 0 01 1 1 1 1 11 10 1 1 c的卡諾圖的卡諾圖01012AAAAAb012AAAc48 A1A0 A3A2 00 01 11 10 00

29、 1 0 1 1 01 0 1 0 1 11 10 1 0 d的卡諾圖的卡諾圖 A1A0 A3A2 00 01 11 10 00 1 0 0 1 01 0 0 0 1 11 10 1 0 e的卡諾圖的卡諾圖012120102AAAAAAAAAd0102AAAAe49 A1A0 A3A2 00 01 11 10 00 1 0 0 0 01 1 1 0 1 11 10 1 1 f的卡諾圖的卡諾圖 A1A0 A3A2 00 01 11 10 00 0 0 1 1 01 1 1 0 1 11 10 1 1 g的卡諾圖的卡諾圖0212013AAAAAAAf1212013AAAAAAAg50邏輯表達式邏輯

30、表達式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa51邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111&522、集成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖53輸 入輸 出功 能 或十 進 制 數(shù)LT RBIA3 A2 A1 A0R

31、BOBI /a b c d e f gRBOBI / (滅 燈 )LT (試 燈 )RBI (動 態(tài) 滅 零 ) 0 1 0 0 0 0 00(輸 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1111111111111111

32、11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表54由真值表可以看出，為了增強器件的功能，在 74LS48 中還設(shè)置了一些輔助端。這些輔助端的功能如下： （1）試燈輸入端LT：低電平有效。當LT0 時，數(shù)碼管的七段應(yīng)全

33、亮，與輸入的譯碼信號無關(guān)。本輸入端用于測試數(shù)碼管的好壞。 （2）動態(tài)滅零輸入端RBI：低電平有效。當LT1、RBI0、且譯碼輸入全為 0 時，該位輸出不顯示，即 0 字被熄滅；當譯碼輸入不全為 0 時，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。 （3）滅燈輸入/動態(tài)滅零輸出端RBOBI /：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當RBOBI /作為輸入使用，且RBOBI /0 時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當RBOBI /作為輸出使用時，受控于LT和RBI：當LT1 且RBI0 時，RBOBI /0；其它情況下RBOBI /1。本端鈕主

34、要用于顯示多位數(shù)字時，多個譯碼器之間的連接。 輔助端功能輔助端功能557653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii6.4.4 用譯碼器實現(xiàn)組合邏輯函數(shù)用譯碼器實現(xiàn)組合邏輯函數(shù)1、用二進制譯碼器實現(xiàn)邏輯函數(shù)、用二進制譯碼器實現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標準與或表達式，并變換為與非寫

35、出函數(shù)的標準與或表達式，并變換為與非-與非形式。與非形式。562、用二進制譯碼器實現(xiàn)碼制變換、用二進制譯碼器實現(xiàn)碼制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼碼8421碼碼57Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼碼余余3碼碼58Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼碼2421碼碼5910 0 0 0 0 0 0 0 1 0 0 1小數(shù)點0 0 1 1

36、 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A0*3、數(shù)碼顯示電路的動態(tài)滅零、數(shù)碼顯示電路的動態(tài)滅零整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部分：低位的RBOBI /與高位的RBI相連(可選)60本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代

37、碼的電路。碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。方法也相同。二進制譯碼器能產(chǎn)生輸入變量的全部最小項，二進制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現(xiàn)任式，所以，由二進制譯碼器加上或門即可實現(xiàn)任何組合邏輯函數(shù)。此外，用何組合邏輯函數(shù)。此外，用4 4線線-16-16線譯碼器還可線譯碼器還可實現(xiàn)實現(xiàn)BCDBC

38、D碼到十進制碼的變換。碼到十進制碼的變換。616.5 數(shù)據(jù)選擇器和分配器數(shù)據(jù)選擇器和分配器626.5.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯表達式邏輯表達式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。一、一、 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器63邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y64 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VC

39、C 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入 輸 出 S D A1 A0 Y 1 0 D0 0 0 0 D1 0 1 0 D2 1 0 0 D3 1 1 0 D0 D1 D2 D3 選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選時芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；S=1時芯片被禁止，時芯片被禁止，Y0。65集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6

40、 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S G ND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0時S1 時，選擇器被禁止，無論地址碼是什么，Y 總是等于 0二、二、 8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器66輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5

41、 5DD6 6DD7 7D74LS151的的真真值值表表67 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的擴展A30 時，1S0、2S1，片(2)禁止、片(1)工作A31時，1S1、2S0，片(1)禁止、片(2)工作68基本原理基本原理數(shù)據(jù)選擇器的主要特點：120niiimDY（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標

42、準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)69基本步驟基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩個地址變量。70求求Di 3 （1）公式法）公式法函數(shù)的標準與或表達式：103210mmCmCmABCBACBAL4選1數(shù)據(jù)選擇器輸出信號的

43、表達式：33221100DmDmDmDmY比較L和Y，得：103210DDCDCD、 3 71畫連線圖畫連線圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 72求求Di的的方法方法（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1時時L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0時時L=1，故故D1=C73求求Di的的方法方法（3）圖形法）圖形法 AB C000111100011011010D0D1D3D21

44、03210DDCDCD、74)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例例選用8選1數(shù)據(jù)選擇器74LS151設(shè)A2=A、A1=B、A0=C ABCD00011110001110010111111001100001求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=175D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN畫連線圖766.5.2 數(shù)據(jù)分配器數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)送給哪路輸出。輸 入輸出A1 A0Y0 Y1 Y2

45、Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表邏輯表達式邏輯表達式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)013012011010 ADAYADAYAADYAADY77邏輯圖邏輯圖11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY78集成數(shù)據(jù)分配器集成數(shù)據(jù)分配器把二進制譯碼器的使能端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址碼輸入端，則帶使能端的二進制譯碼器就是數(shù)據(jù)分配器。G2BG1G2A 數(shù)據(jù)輸出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A

46、0 D由由74LS138構(gòu)成的構(gòu)成的1路路-8路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)輸入端數(shù)據(jù)輸入端G1=1G2A=0地址輸入端地址輸入端79G2BG1G2A數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端選擇控制端數(shù)據(jù)輸入數(shù)據(jù)輸出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)80本節(jié)小結(jié)1、數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任

47、意選出所需要的一路信息作為輸出的組字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當時合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當時的選擇控制信號決定。的選擇控制信號決定。數(shù)據(jù)選擇器具有標準與或表達式的形式，提供了數(shù)據(jù)選擇器具有標準與或表達式的形式，提供了地址變量的全部最小項，并且一般情況下，地址變量的全部最小項，并且一般情況下，D Di i可以可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入擇器的輸入D Di i來選擇

48、地址變量組成的最小項來選擇地址變量組成的最小項m mi i，可，可以實現(xiàn)任何所需的組合邏輯函數(shù)。以實現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器據(jù)選擇器確定地址變量確定地址變量求求D Di i畫連線圖。畫連線圖。812 2、數(shù)據(jù)分配器的邏輯功能是將、數(shù)據(jù)分配器的邏輯功能是將1 1個輸入數(shù)據(jù)傳個輸入數(shù)據(jù)傳送到多個輸出端中的送到多個輸出端中的1 1個輸出端，具體傳送到哪一個輸出端，具體傳送到哪一個輸出端，也是由一組選擇控制信號確定。個輸出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進數(shù)據(jù)分配器就是帶

49、選通控制端即使能端的二進制譯碼器。只要在使用中，把二進制譯碼器的選制譯碼器。只要在使用中，把二進制譯碼器的選通控制端當作數(shù)據(jù)輸入端，二進制代碼輸入端當通控制端當作數(shù)據(jù)輸入端，二進制代碼輸入端當作選擇控制端就可以了。作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點是可以用很少幾根線實現(xiàn)多送系統(tǒng)。其主要特點是可以用很少幾根線實現(xiàn)多路數(shù)字信息的分時傳送。路數(shù)字信息的分時傳送。826.6 加法器和數(shù)值比較器加法器和數(shù)值比較器83 一、半加器一、半加器6.6.1 加法器加法器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半

50、加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進位84 二、全加器二、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi

51、-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。85iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiii

52、iiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS8611iiiiiiiCBCABAC 用與門和或門實現(xiàn)用與門和或門實現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1&87 用與或非門實現(xiàn)用與或非門實現(xiàn) AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為

53、0的最小項。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACC88CiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC89實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器、串行進位加法器：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳

54、遞的，速度不高。 三、多位加法器三、多位加法器902、并行進位加法器（超前進位加法器）、并行進位加法器（超前進位加法器） iiiBAG iiiBAP進位生成項進位生成項進位傳遞條件進位傳遞條件11)(iiiiiiiiiCPGCBABAC進位表達式進位表達式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達式和表達式4位超前進位加位超前進位加法器遞推公式法器遞推公式91

55、S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&92 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器93本節(jié)小結(jié)能對兩個能對兩個1位二進制數(shù)