數(shù)字電路大作業(yè)交流

1、數(shù)字電路大作業(yè)交流數(shù)字電路大作業(yè)交流心得和體會(huì)v分工與協(xié)作分工與協(xié)作vVDHL程序的一些特殊之處程序的一些特殊之處vVHDL語(yǔ)言與數(shù)字電路基礎(chǔ)之間的關(guān)系語(yǔ)言與數(shù)字電路基礎(chǔ)之間的關(guān)系分工與協(xié)作v最能體現(xiàn)團(tuán)隊(duì)協(xié)作優(yōu)勢(shì)、簡(jiǎn)單易行的方式是并行分工項(xiàng)目第一階段項(xiàng)目第二階段Part 1.1Part 1.2Part 1.3Part 2.1Part 2.2Part 2.3綜合串行分工階段1階段2階段3階段4會(huì)造成一些人力資源的浪會(huì)造成一些人力資源的浪費(fèi)。尤其是在每個(gè)人的能費(fèi)。尤其是在每個(gè)人的能力相差不多的情況下力相差不多的情況下兩者混合使用整體設(shè)計(jì)上采用并行方式，模塊實(shí)現(xiàn)時(shí)輔以串行方式。項(xiàng)目第1階段Part

2、1.1Part 1.2并行分工需要注意的問(wèn)題v相容性 每個(gè)part最后要能完美無(wú)缺的融入整體中。Entity功能管腳輸入類型輸出類型并行分工需要注意的問(wèn)題v每個(gè)人都要有一定的全局概念。能夠清晰的知道自己負(fù)責(zé)部分在整體中的地位、作用等。v分解功能時(shí)的技巧。按照功能模塊劃分。（效率比較低，對(duì)成員協(xié)作意識(shí)要求不高，要求成員能力大致相同）按照基本模塊劃分。（效率高，但每個(gè)成員都要有很強(qiáng)的協(xié)作意識(shí)，成員可以有較大的能力差別）VHDL寫作中需要注意的問(wèn)題Very-high-speed integrated circuithardware description language在寫作過(guò)程中要注意在寫作過(guò)程

3、中要注意VHDL與數(shù)字電路的聯(lián)系與數(shù)字電路的聯(lián)系優(yōu)點(diǎn)v集成度高v開(kāi)發(fā)快速v不用化簡(jiǎn)卡諾圖v修改方便v問(wèn)題一：可仿真但不能綜合下載93版MAX+PLUS：凡是支持的語(yǔ)言必然可以編譯，凡是可以編譯的必然可以下載。有很多高級(jí)特性不支持可以使用Mentor Graphics，支持VHDL93但不一定可以下載，可以將VHDL轉(zhuǎn)化為原理圖、流程圖等?？捎糜诜治鱿到y(tǒng)。問(wèn)題二：需要大量的邏輯單元entity b isport(a0,a1,b:in std_logic_vector(3 downto 0);sel:in std_logic;result:out std_logic_vector(7 downto

4、 0);end;architecture arch of b isbeginprocess(a0,a1,b,sel)beginif sel=0 then result=a0*b;else result=a1*b;end if;end process;end;Total logic cells required: 69entity a isport(a0,a1,b:in std_logic_vector(3 downto 0);sel:in std_logic;result:out std_logic_vector(7 downto 0);end;architecture arch of a i

5、ssignal temp:std_logic_vector(3 downto 0);beginprocess(a0,a1,b,sel)beginif sel=0 then temp=a0;else temp=a1;end if;resultb1 then q=1;elsif a1b1 then a=0;end if;End process;這樣會(huì)導(dǎo)致邏輯器件的浪費(fèi)，這樣會(huì)導(dǎo)致邏輯器件的浪費(fèi)，尤其是在很復(fù)尤其是在很復(fù)雜的時(shí)候（如嵌套），即雜的時(shí)候（如嵌套），即使進(jìn)行自動(dòng)優(yōu)使進(jìn)行自動(dòng)優(yōu)化也無(wú)法消除。化也無(wú)法消除。問(wèn)題三：出現(xiàn)“莫名其妙”的錯(cuò)誤v大家最常見(jiàn)的問(wèn)題：多重驅(qū)動(dòng)過(guò)程（）太復(fù)雜多重驅(qū)動(dòng)在中就

6、是電路圖中的連線在中就是電路圖中的連線模塊模塊模塊模塊v改進(jìn)措施：用中間變量代替，最后經(jīng)判斷再賦值給信號(hào)輸出。把個(gè)拆成兩個(gè)，再寫一個(gè)其他語(yǔ)句決定輸出。v一個(gè)進(jìn)程中只能有一個(gè)沿檢測(cè)語(yǔ)句，其他的都只能監(jiān)測(cè)電平。v沿檢測(cè)的過(guò)程：檢測(cè)敏感信號(hào)在一段時(shí)間（）內(nèi)發(fā)生變化。檢測(cè)敏感信號(hào)又過(guò)了一段時(shí)間（）后的邏輯狀態(tài)。VDHL與數(shù)字電路基礎(chǔ)的關(guān)系v可以比作高級(jí)語(yǔ)言與組合語(yǔ)言（匯編語(yǔ)言）的關(guān)系。知其然與知其所以然。只有熟知數(shù)字電路基礎(chǔ)知識(shí)才能寫出高質(zhì)量的VHDL代碼。開(kāi)發(fā)小的應(yīng)用實(shí)例時(shí)，基本邏輯器件有著造價(jià)低廉等優(yōu)勢(shì)。MAX+PLUS中不被大家注意的功能Fast：系統(tǒng)在綜合時(shí)，將會(huì)按芯片運(yùn)行的最快速度優(yōu)化用戶設(shè)

7、計(jì)，而不是占用芯片資源情況。Normal：系統(tǒng)綜合時(shí)盡量利用芯片的可用資源。WYSIWYG：保持用戶所設(shè)計(jì)的各種邏輯關(guān)系，對(duì)于一些不必要的邏輯內(nèi)容也予保留。Optimize：用于可以調(diào)節(jié)滑塊，以自定義自己的要求。area：優(yōu)先資源占用；speed：優(yōu)先運(yùn)行速度。vTotal logic cells required:524Total flipflops required:93vWYSIWYGTotal logic cells required: 1447Total flipflops required: 93Slow slew rate：減緩信號(hào)的跳變速度，當(dāng)許多輸出信號(hào)同：減緩信號(hào)的跳變速度，當(dāng)許多輸出信號(hào)同時(shí)