Lab5七段數(shù)碼管顯示設(shè)計

1、北京中教儀裝備技術(shù)冇限公司#北京中教儀裝備技術(shù)冇限公司實驗五七段數(shù)碼管顯示設(shè)計一. 實驗前準(zhǔn)備1. EXCD-1可編程片上系統(tǒng)開發(fā)板：2. 下我線：3. 5V電源。注意：tflJ：本實驗要需耍喲軌道4位7段數(shù)碼管，確認(rèn)DIP開關(guān)JP1撥至上方（7SEGLED）.目的:進(jìn)一步熟悉ISE的匸作環(huán)境及操作，練習(xí)使用VHDL語言編寫7段數(shù)碼管顯示程序， 學(xué)握數(shù)碼管的驅(qū)動方法。熟練學(xué)握使用USB電纜或并I I卜或線卜我邏輯電路到FPGA,并 調(diào)試電路使其正常匸作。熟悉數(shù)字電路集成設(shè)計的過程。三、實驗原理#北京中教儀裝備技術(shù)冇限公司1. 數(shù)碼管顯示原理數(shù)碼的顯示方式一般令三種：第一種是字型匝舍式；第二種是

2、分段式：第三種是點(diǎn)陣式。I前以分段式應(yīng)用最為普遍，主耍器件是七段發(fā)光二極管（LED）顯示器。它可分為兩種， 一覽共陽極顯示器（發(fā)光二極管的陽極都接在一個公共點(diǎn)上），另一是共陰極顯示器（發(fā)光 一極管的陽極都接在一個公共點(diǎn)上，使用時公共點(diǎn)接地）。EXCD-1開發(fā)板使用的數(shù)碼管為四位共陰極數(shù)碼悴，每一位的共陰極7段數(shù)碼管由7個 發(fā)光LED ffl成，呈“日”字狀，7個發(fā)光LED的陰極連接在一起，陽極分別連接至FPGA相丿訕I(yè)腳。SEG_SEL1、SEG_SEL2、SEG_SEL3和SEG_SEL4為四位7段數(shù)碼管的位選擇端。當(dāng)其值為“ 1 ”時，相應(yīng)的7段數(shù)碼管被選通.當(dāng)輸入到7段數(shù)碼管SEG_A-

3、 SEG.G和SEG.DP管腳的數(shù)據(jù)為高電平時，該管腳對應(yīng)的段變殼，肖輸入到7段數(shù)碼管SEG_ASEG_G和SEG.DP管腳的數(shù)據(jù)為低電 '卜時，該管腳對陽的段變滅。0123456* 樸圖51 7段數(shù)碼管顯示原理該四位數(shù)碼管與FPGAZM通過£位撥碼幵關(guān)（JP1）進(jìn)行連接，當(dāng)DIP開關(guān)全部撥到上方時（板上標(biāo)示為:7SEGLED）, FPGA的相應(yīng)IO引腳和四位7段數(shù)碼管連接,7段數(shù)碼管可以正估工作：當(dāng)DIP開關(guān)全部撥到卜方時（板上標(biāo)示為：EXPORT5）, FPGA的相應(yīng)IO 引腳與7段數(shù)碼管斷開,相應(yīng)的FPGA引腳用F外部IO擴(kuò)展。注意：無論撥碼開關(guān)斷開與否，F(xiàn)PGA的相應(yīng)

4、10引腳都是與外部擴(kuò)展接II連接的，所 以當(dāng)止常使用數(shù)碼管時，不允許在該外部擴(kuò)展接I 1上安裝任何功能模塊板，示意圖如圖3-6 所示:七段數(shù)碼管輸入輸出關(guān)系如表5-1所示：衣5七段數(shù)碼管輸入輸出對應(yīng)關(guān)系功能輸入輸出輸出與數(shù)A3a2AiAoabcdefg顯示00000111111001000101100001200101101101230011111100134010001100114501011011011560110101111167011111100007810()01111111891001111101191010101110111A1110110011111b1211001001110

5、C1311010111101d1411101001111E1511110000000滅燈動態(tài)打描顯示原理3北京中教儀裝務(wù)技術(shù)冇限公司數(shù)碼管動態(tài)打描顯示，是將所用數(shù)碼管的相同段（ag和p）并聯(lián)在-起，通過選位通 信號分時控制各個數(shù)碼管的公共端，循環(huán)依次點(diǎn)亮各個數(shù)碼管。當(dāng)切換速度足夠快時，由J- 人眼的“視覺暫田”現(xiàn)彖，視覺效果將足六個數(shù)碼管同時顯示，選通信號的時序關(guān)系如圖 5-4所示。 0.B.S.0.公用數(shù)據(jù)端LED1 LED2 LED3 LED4位選端圖5-3數(shù)碼管動態(tài)打描LED1 LED2 LED3 LED4 I圖5T位選信號時序波形圖數(shù)碼管選通控制信號分別對應(yīng)4個數(shù)碼管的公共端，半某一位

6、選通控制信號為高電平 時，其對應(yīng)的數(shù)碼管被點(diǎn)亮，I対此通過控制選通信號就町以控制數(shù)碼管循環(huán)依次點(diǎn)亮。一個 數(shù)碼管穏定顯示耍求的切換頻率要人J； 50Hz,那么4個數(shù)碼管則盂耍50X4=200Hz以上 的切換頻率才能看到不閃爍并TL持續(xù)穩(wěn)定顯示的字符。四、實驗內(nèi)容根據(jù)七段數(shù)碼管的顯示原理，用VHDL語言編寫七段數(shù)碼顯示竹的源程序。耍求設(shè)計一個帶復(fù)位的七段數(shù)碼管循環(huán)打描程序，本程斥尙要著遏實現(xiàn)兩部分：1. 顯示數(shù)據(jù)的設(shè)置：程序設(shè)定4位數(shù)碼管從左至右分別顯示1、2、3、4：2. 動態(tài)打描：實現(xiàn)動態(tài)扌I描時序，這部分是難點(diǎn)，也是魚點(diǎn)。參看動態(tài)打描顯示原理,使用VHDL語言編寫動態(tài)打描顯示電路Wo3.

7、用ISE軟件運(yùn)行程序并將程序I、墩到FPGA中。觀察數(shù)碼管顯示。初始狀態(tài)撥碼 開關(guān)宣r低電平，當(dāng)數(shù)碼符仃數(shù)據(jù)顯示后，撥碼開關(guān)撥至高電平位宣可復(fù)位數(shù)碼傳。五. 引腳分配信號名及對應(yīng)板上資源信號名FPGA引腳分配時鐘脈沖elkP80七段數(shù)碼符段a_to_g<0>P49七段數(shù)碼笛b段a_to_g<l>P42七段數(shù)碼骨c段a.to_g<2>P45七段數(shù)碼管d段a_to_g<3>P41七段數(shù)碼竹e段a_(o <4>P48七段數(shù)碼骨f段a_to_g<5>P50七段數(shù)碼管g段a_to_g<6>P47七段數(shù)碼管小數(shù)點(diǎn)dpP40

8、片選aa<0>P34片選an<l>P35片選an<2>P36數(shù)碼竹1片選an<3>P3951 位(SW0)btnP43六. 源程序代碼1.頂層文件library IEEE;use IEEE.STD.LOGIC. 1164.ALL;use EEE.STD LOGIC ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity clk7seg_top isPort ( elk : m STD_LOGIC;btniiii STD_LOGIC;一復(fù)位信號a_to_g : out STD_LOGIC_VECTOR (6

9、 downto 0);an : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD.LOGIC);end clk7seg_top;architecture Behavioral of clk7seg_top iscomponent clk7segPort ( x : m STD_LOGIC_VECTOR (15 doxvnto 0);elk: m STD.LOGIC;cli : in STD.LOGIC;a_to_g : out STD_LOGIC_VECTOR (6 downto 0); an : out STD_LOGIC_VECTOR (3 do

10、wnto 0); dp : out STD_LOGIC);end component;signal x : stdJogic_vector( 15 downto 0);beginx<=XH1234M;U0 : clk7seg port map(x=>x.clk>clk.clr=>btn, a.to_g=>a.to_g, aii=>an,dp=>dp);end Behavioral;2.七段數(shù)碼tf顯示程序library IEEE;use IEEE.STD.LOGIC.l 164.ALL;use EEE. STD_LOGIC_ARITH. ALL;use

11、 EEE.STD_LOGIC_UNSIGNED.ALL;entity clk7seg isPort (x : m STD_LOGIC_VECTOR (15 downto 0);elk : in STD_LOGIC;-lOONIHz一設(shè)定x初值50MHzcli : in STD LOGIC;7北京中教儀裝務(wù)技術(shù)冇限公司a_to_g : out STD_LOGIC_VECTOR (6 dovvnto 0);an : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD_LOGIC);end clk7seg;aiclutectuie Behavioial of

12、 clk7seg issignal s : std_logic_vector (1 downto 0);signal digit: stdjogic.vectoi (3 downto 0);signal clkdiv : std_logic_vector (20 downto 0);signal aen : std_logic_vector (3 downto 0) :=begindp <=T;s <- clkdiv(20 downto 19);一片選process(clr)beginif(clr=,l,) thenclkdiv <«= (others =>

13、O);elsif(nsmg_edge(clk) thenclkdiv <= clkdiv + 1;end if;end process;piocess(aen,s)beginan <= n0000H;if(aen(conv_integer(s)=, f) then an(conv_mteger(s) < T;-an(n)為 1 則片選第 n 個數(shù)碼管end if;end process;process(s)begmcase s iswhen ,r00H => digit <= x(3 downto 0);when M01M -> digit <

14、1; x(7 dovvnto 4);when ”10" => digit <= x(ll downto 8);when o±eis -> digit <- x(15 downto 12); 4 個數(shù)碼管輪流顯示，仃延時 end case;end process;process(digit)begincase digit iswhen xH0M => a_to_g <= M1111110H;-H0000001M;when xT => a_to_g J M0110000,;H10011HH;when x”2” => a_to_g

15、<= ”1101101”;一FOIOOIO”；when x”3” => a_to_g <-M111100r,;-U0000110H;when xH4H => a_to_g <= ”0110011”;一TOO 1100”；when x”5” -> a_to_g <-M10110ir>.H0100100M;when x”6” => a_to_g <= M10111H V0100000M;when x”7” -> a_to_g <- ,U10000,;-,00011ir,;when x”8” => a_to_g <=M11U111 ”;一”0000000"when x”9“ => a_to_g <- ,1111011,;-,0000100"when x”A” => a_to_g <= "lllOlllVOOOlOOO"when x”B” => a_to_g <= ,00111H,f;-.M1100000M;when xHCM => a.tog v= ”1001110”;一”0110001”；when xnDM => a_to)<= ”0111101”;一”10