AD9854并行和串行驅(qū)動(dòng)

1、AD9854并行和串行驅(qū)動(dòng)AD9854簡(jiǎn)介AD9854最高支持300MHz的時(shí)鐘速率，內(nèi)置的倍頻器能實(shí)現(xiàn)4到20倍的倍頻，擁有48位可編程頻率寄存器和14位可編程相位偏移寄存器以及12位可編程幅度調(diào)節(jié)寄存器，集成了12位的DAC，支持最高速率為10MHz的串行編程或者最高速率為100MHz的并行編程。如何使用AD9854內(nèi)部和外部的更新時(shí)鐘此功能是由一個(gè)雙向的I/O管腳即20管腳和一個(gè)可編程的32位遞減計(jì)數(shù)器來(lái)實(shí)現(xiàn)的。為了使輸出波形能隨著寫(xiě)入控制寄存器的值改變，需要提供給20管腳一個(gè)上升沿的時(shí)鐘信號(hào)或者由內(nèi)部的32位更新時(shí)鐘來(lái)實(shí)現(xiàn)。默認(rèn)模式設(shè)置為內(nèi)部更新時(shí)鐘（內(nèi)部更新時(shí)鐘寄存器賦邏輯高電平）。

2、如果使用外部更新時(shí)鐘模式，則內(nèi)部更新時(shí)鐘寄存器賦邏輯低電平。內(nèi)部產(chǎn)生更新時(shí)鐘可以通過(guò)編程32位更新時(shí)鐘寄存器以及設(shè)定內(nèi)部更新時(shí)鐘寄存器賦邏輯高電平來(lái)實(shí)現(xiàn)。更新時(shí)鐘遞減計(jì)數(shù)器以1/2的系統(tǒng)時(shí)鐘速率工作，從用戶設(shè)定的32位值往下遞減，當(dāng)計(jì)數(shù)器的值為零的時(shí)候，DDS輸出隨著用戶設(shè)定而更新，同時(shí)20管腳輸出一個(gè)持續(xù)8個(gè)時(shí)鐘長(zhǎng)度的高電平。輸出波形整形開(kāi)關(guān)首先用戶必須通過(guò)設(shè)定OSK EN（控制寄存器地址20h）邏輯高來(lái)使能數(shù)字乘法器。如果設(shè)定為低，則輸出的波形是滿幅的。除了設(shè)定OSK EN之外，還要設(shè)置OSK INT（也是在控制寄存器20h）。OSK INT邏輯高電平選擇內(nèi)部控制波形線性上升或者下降；邏輯

3、低電平則使用12位的寄存器以便用戶輸出任意形式的幅度過(guò)渡波形（12位的控制寄存器位于地址21h到24h），每當(dāng)斜坡速率遞減計(jì)數(shù)器計(jì)數(shù)到零，輸出一個(gè)脈沖，同時(shí)輸出端疊加12位寄存器的值，同乘法器相乘后輸出。30管腳為高電平實(shí)現(xiàn)輸出波形由零到滿幅的改變，為低電平則實(shí)現(xiàn)輸出波形由滿幅到零的改變。DA模塊DA模塊最大支持300M的采樣速率，輸出正弦波和余弦波。它們的最大幅值由56管腳的電阻RSET來(lái)決定。DA模塊是輸出電流最大值為20mA的電流輸出模式，但是，輸出電流為10mA能有最好的無(wú)雜散動(dòng)態(tài)范圍。RSET的值為39.93/IOUT，其中IOUT單位是安培。DAC輸出電壓范圍為-0.5V1V，超過(guò)

4、這個(gè)范圍將會(huì)引起DAC的失真和可能永久性的損壞。使用者需要選擇一個(gè)合適的電阻使輸出電壓在規(guī)定的范圍內(nèi)。所有DAC之前都會(huì)有一個(gè)逆sinc濾波器，用來(lái)預(yù)償輸出幅度隨著頻率的變化，以達(dá)到平穩(wěn)的輸出。在濾波器之后有一個(gè)數(shù)字乘法器，用來(lái)實(shí)現(xiàn)振幅調(diào)節(jié)、振幅調(diào)制和振幅相移鍵控。可以為了節(jié)約電能，關(guān)閉逆sinc濾波器（控制寄存器地址20h，Bypass Inv Sinv bit）和數(shù)字乘法器（控制寄存器地址20h,OSK EN bit），只需把地址位置1。同時(shí)如果不需要DAC的時(shí)候也可以通過(guò)置DAC PD為1（控制寄存器地址1D）。倍頻器這是一個(gè)基于參考時(shí)鐘的可編程鎖相環(huán)倍頻器，用戶可以選擇420之間的整數(shù)

5、用來(lái)對(duì)輸入時(shí)鐘進(jìn)行倍頻。使用這個(gè)功能用戶可以倍頻15MHZ的時(shí)鐘至300MHZ的內(nèi)部時(shí)鐘?？刂萍拇嫫鞯刂?E的5比特可以用來(lái)設(shè)置倍頻倍數(shù)?？梢蕴^(guò)倍頻器，直接使用外部時(shí)鐘。系統(tǒng)時(shí)鐘由倍頻器輸出時(shí)鐘或者由輸入?yún)⒖紩r(shí)鐘決定，取決于倍頻器是否使能。通過(guò)設(shè)置64管腳，可以選擇單端輸入或者差分輸入。差分輸入使能可以通過(guò)置68和69管腳為高電平，使能差分輸入。輸入差分信號(hào)的峰峰值最小要為800mV，其中心值可以在1.6V到1.9V之間變化。當(dāng)64管腳置低，則是單端輸入模式，同時(shí)68管腳必須置高或者置低，但不能懸空。并行模式置高70管腳可以使用并行模式，而置低70管腳可以使用串行模式?？刂萍拇嫫鞯刂?0的兩

6、個(gè)控制比特位只在串行工作模式下有效。當(dāng)LSB first為高點(diǎn)平時(shí)，串行輸入數(shù)據(jù)將從最低有效位開(kāi)始讀入；當(dāng)為低電平時(shí)，串行輸入數(shù)據(jù)將從最高有效位開(kāi)始讀入。當(dāng)SDO Active為高電平時(shí)，SDO管腳即18管腳，成為從AD9854內(nèi)部寄存器讀取數(shù)據(jù)的輸出管腳；為低電平時(shí)，則SDIO管腳即19管腳，成為一個(gè)雙向串行數(shù)據(jù)輸入輸出管腳，同時(shí)18管腳將不在串行模式中起作用。AD9854操作模式描述AD9854一共有5個(gè)工作模式，需要通過(guò)控制寄存器中的三個(gè)比特位來(lái)選擇工作模式。其工作模式見(jiàn)下表：在每個(gè)模式下，一些功能可能會(huì)允許使用，也可能被禁止使用。下表列出一些重要的功能及它們?cè)谀硞€(gè)模式下是否可用。單音模

7、式（模式 000）這是當(dāng)AD9854復(fù)位時(shí)的默認(rèn)工作模式，同時(shí)也可以在控制寄存器中選擇。用來(lái)確定輸出頻率的相位累加器，通過(guò)一個(gè)48比特的頻率控制字寄存器1來(lái)決定，其默認(rèn)值是0。復(fù)位之后的默認(rèn)值，定義了一個(gè)0HZ、相位為0的安全、無(wú)輸出值的輸出信號(hào)。下圖畫(huà)出了默認(rèn)值到用戶定義的頻率（F1）的轉(zhuǎn)換。頻率控制字的值由下式?jīng)Q定：其中N是相位累加器的總比特位數(shù)（在這里是48），頻率是以HZ來(lái)計(jì)算，而頻率控制字是一個(gè)十進(jìn)制數(shù)。一旦確定的FTW的十進(jìn)制數(shù)，必須把它轉(zhuǎn)換為二進(jìn)制數(shù)的形式，即一個(gè)48比特的二進(jìn)制數(shù)。頻率的改變時(shí)相位連續(xù)的，也就是說(shuō)，新的頻率用上一個(gè)頻率的相位累加值作為參考點(diǎn)，計(jì)算出新頻率的相位累

8、加值。單音模式允許用戶使用下列功能：（1） 擁有48比特精確度的輸出頻率；（2） 12比特精確度的輸出幅值；（3） 14比特精確度的輸出相位。、所有的功能都能通過(guò)并行模式和串行模式來(lái)實(shí)現(xiàn)。瞬變頻移鍵控（模式001）當(dāng)此模式被選擇的時(shí)候，DDS的輸出頻率由頻率控制字寄存器1和2以及29管腳的邏輯電平來(lái)實(shí)現(xiàn)。當(dāng)29管腳為邏輯低電平時(shí)選擇頻率F1，當(dāng)29管腳為邏輯高電平時(shí)選擇頻率F2。頻率的改變是相位連續(xù)的和幾乎瞬時(shí)的。如果頻率F2不使能，則此模式和單音模式的效果是一樣的。下圖畫(huà)出了此模式的示意圖：頻率在F1和F2之間的變化是瞬時(shí)的。漸變頻移鍵控（模式010）此模式是頻移鍵控的另一種方法，其中F1和

9、F2之間的頻率轉(zhuǎn)變不是瞬時(shí)的，而是以一種頻率“斜坡式”漸變的方式來(lái)實(shí)現(xiàn)，“斜坡式”漸變意味著其改變是線性的。無(wú)論是線性還是非線性的頻率漸變，在頻率F1和F2的轉(zhuǎn)換之間會(huì)出現(xiàn)很多二者之間的中間頻率。下圖畫(huà)出了一個(gè)線性漸變頻移鍵控信號(hào)：漸變頻移鍵控用漸變的頻率代替瞬變的頻率，可以比傳統(tǒng)的頻移鍵控提供更好的帶寬限制。信號(hào)在頻率F1和F2上的停留時(shí)間可以等于也可以遠(yuǎn)大于中間頻率。用戶可以控制在頻率F1和F2上的停留時(shí)間，中間頻率的數(shù)量和每個(gè)頻率的時(shí)間。和瞬變頻移鍵控不一樣，漸變頻移鍵控需要把最低的頻率讀入F1寄存器，把最高的頻率讀入F2寄存器。需要對(duì)若干個(gè)寄存器進(jìn)行賦值用來(lái)指示中間頻率的分辨率（48比

10、特）及每個(gè)頻率的停留時(shí)間（20比特）。同時(shí)，控制寄存器中的CLR ACC1必須先進(jìn)行切換（即低-高-低），用來(lái)保證頻率累加器是從零初始狀態(tài)開(kāi)始的。對(duì)于漸變、非線性頻率轉(zhuǎn)換的情況，當(dāng)頻率轉(zhuǎn)換會(huì)影響到所期望的輸出時(shí)，必須重新對(duì)寄存器進(jìn)行賦值。并行寄存器地址1A1C由20比特的“漸變時(shí)鐘”寄存器組成。這是一個(gè)倒數(shù)計(jì)數(shù)器，當(dāng)它計(jì)數(shù)到零時(shí)輸出一個(gè)脈沖。當(dāng)每次29管腳的電平改變的時(shí)候，計(jì)數(shù)器都會(huì)啟動(dòng)。這個(gè)計(jì)數(shù)器以系統(tǒng)時(shí)鐘的頻率工作，最高能達(dá)到300MHZ。每?jī)蓚€(gè)脈沖之間的時(shí)間為：這里N是由用戶決定的20比特的漸變時(shí)鐘，N的范圍是從1到（220-1）。這個(gè)計(jì)數(shù)器的輸出作為48比特頻率累加器的時(shí)鐘，如下圖所示

11、：并行寄存器地址1015是頻率間隔控制字寄存器，由48比特的二進(jìn)制數(shù)組成。每次收到計(jì)數(shù)器輸出的脈沖，這48比特的二進(jìn)制數(shù)就被累加到累加器的輸出。接著，F(xiàn)1或F2的頻率控制字加上或減去累加器的輸出，然后反饋到48比特的相位累加器，使輸出的正弦或余弦信號(hào)的波形有相位的階躍。照這樣，通過(guò)29管腳的邏輯狀態(tài)，輸出頻率可以漸變的上升或下降。改變的頻率是20比特漸變時(shí)鐘的函數(shù)。每當(dāng)目標(biāo)頻率達(dá)到的時(shí)候，漸變時(shí)鐘就會(huì)暫停，停止了頻率累加的過(guò)程。通常來(lái)說(shuō)，頻率間隔控制字相對(duì)于F1和F2頻率控制字來(lái)說(shuō)會(huì)小很多。控制寄存器包含一個(gè)三角比特位，其位于并行寄存器地址1F。在模式010中置這個(gè)比特位為高將會(huì)引起頻率在F1

12、和F2之間的自動(dòng)漸變上升和漸變下降。下圖是示意圖：實(shí)際上，當(dāng)三角比特位置高的時(shí)候，29管腳的邏輯電平已經(jīng)不產(chǎn)生作用了。這個(gè)功能可以實(shí)現(xiàn)頻率從F1到F2的線性變化，然后再?gòu)腇2線性變化到F1，在每個(gè)頻率的停留時(shí)間是一樣的。在漸變頻移鍵控模式下，有另外兩個(gè)使能的比特位。CLR ACC1，位于控制寄存器地址1F，如果置高，將會(huì)在一個(gè)系統(tǒng)時(shí)鐘間隔產(chǎn)生一個(gè)可重觸發(fā)的短脈同時(shí)清零48比特的頻率累加器。如果CLR ACC1一直為高電平，在每個(gè)更新時(shí)鐘上升沿都會(huì)產(chǎn)生一個(gè)短脈沖。這樣的結(jié)果是打斷目前的頻率漸變，使頻率復(fù)位到起始頻率，F(xiàn)1或者F2，同時(shí)頻率開(kāi)始漸變上升或者下降。盡管已經(jīng)達(dá)到目標(biāo)頻率F1或F2的情況

13、下，這種情況仍然出現(xiàn)。CLR ACC2，位于控制寄存器地址1F，可以用來(lái)清零頻率累加器和相位累加器。當(dāng)這個(gè)比特位置高時(shí)，輸出是0HZ的信號(hào)。如果想回到之前的狀態(tài)，CLR ACC2需要置低。調(diào)頻（模式011）這個(gè)模式也稱為脈沖調(diào)制。下圖代表了分辨率較低的非線性調(diào)頻，旨在說(shuō)明改變漸變頻率和頻率間隔控制字導(dǎo)致的不同“斜率”。基本的頻率調(diào)制步驟：（1） 對(duì)頻率控制字1進(jìn)行賦值，給其一個(gè)起始頻率，并行模式下位于控制寄存器地址49；（2） 對(duì)頻率間隔控制字進(jìn)行賦值，決定階躍分辨率，是一個(gè)48比特的二進(jìn)制補(bǔ)碼，并行模式下位于控制寄存器地址1015；（3） 對(duì)頻率改變的頻率進(jìn)行賦值，是一個(gè)20比特的漸變時(shí)鐘，

14、并行模式下位于控制寄存器地址1A1C；（4） 接著，20管腳的一個(gè)上升沿將更新所有寄存器值。如果48比特的頻率間隔控制字是負(fù)數(shù)（即最高有效位為1），則頻率將會(huì)從頻率控制字1開(kāi)始下降；如果是整數(shù)（即最高有效位為0），則頻率將會(huì)從頻率控制字1開(kāi)始上升。和漸變頻移鍵控一樣，CLR ACC1和CLR ACC2使能，效果與漸變頻移鍵控一樣。另一個(gè)只有在調(diào)頻模式下才使能的功能是HOLD管腳，即29管腳。這個(gè)功能會(huì)終止計(jì)數(shù)器，停止頻率累加器的累加，結(jié)果是暫停調(diào)頻功能，使頻率保持在HOLD管腳拉高前的值。當(dāng)HOLD管腳回到低電平，計(jì)數(shù)器使能，繼續(xù)實(shí)現(xiàn)調(diào)頻功能。在暫停的時(shí)候，用戶可以改變?nèi)魏慰删幊碳拇嫫鞯闹?，?/p>

15、是，計(jì)數(shù)器繼續(xù)工作的時(shí)候必須回到先前的計(jì)數(shù)值，直到計(jì)數(shù)到0，然后讀入寄存器的值。下圖表示上述這種情況：二進(jìn)制移相鍵控（模式100）二進(jìn)制相移鍵控是指在兩個(gè)可編程的14比特相位偏移寄存器中的選擇，將會(huì)對(duì)I路和Q路兩路信號(hào)產(chǎn)生相同的影響。29管腳的邏輯狀態(tài)，即BPSK管腳，控制著相位調(diào)整寄存器1和2之間的選擇。當(dāng)?shù)碗娖綍r(shí)，選擇相位調(diào)整寄存器1；當(dāng)高電平時(shí)，選擇相位調(diào)整寄存器2。下圖說(shuō)明了相位變化的情況：基本的二進(jìn)制相移鍵控的編程步驟：（1） 首先對(duì)頻率控制字1進(jìn)行編程，給其一個(gè)載波頻率；（2） 對(duì)相位調(diào)整寄存器1和2進(jìn)行賦值，給其一個(gè)合適的14比特相位控制字；（3） 通過(guò)29管腳選擇使用的相位偏移；（4） 當(dāng)更新脈沖到來(lái)時(shí)使能寄存器值。如果只是相讓輸出信號(hào)產(chǎn)生相位偏移，則只要選擇單音模式就行，同時(shí)對(duì)相位調(diào)整寄存器1進(jìn)行賦值。并行開(kāi)發(fā)模式當(dāng)S/P SELECT管腳置高時(shí)，即選擇并行開(kāi)發(fā)模式。并行模式下有6位地址位、8位雙向數(shù)據(jù)位、獨(dú)立的讀寫(xiě)控制輸入，這些組成了輸入/輸出端口。并行模式下可以以100MHZ的數(shù)據(jù)速率工作?？刂萍拇嫫鞅砀袢缦拢捍虚_(kāi)發(fā)模式當(dāng)S/P SELECT管腳置低的時(shí)候，串行開(kāi)發(fā)模式使能。串行模式最高支持10MHZ的數(shù)據(jù)輸入速率。其中幾個(gè)有作用的管腳如下：并行和串行開(kāi)發(fā)模式主要都是對(duì)控制寄存器進(jìn)行賦值。在串行模式下通信主要分為兩個(gè)階段。階段一是寫(xiě)入指令，