計(jì)數(shù)器及其應(yīng)用

1、計(jì)數(shù)器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?、掌握常用時(shí)序電路的分析方法2、掌握中規(guī)模集成計(jì)數(shù)器的邏輯功能和各控制端作用3、運(yùn)用集成計(jì)數(shù)計(jì)構(gòu)成1/N分頻器二、原理說(shuō)明 計(jì)數(shù)器是一個(gè)用以實(shí)現(xiàn)計(jì)數(shù)功能的時(shí)序部件，它不僅可用來(lái)計(jì)數(shù)，還常用作數(shù)字系統(tǒng)的定時(shí)、分頻和執(zhí)行數(shù)字運(yùn)算以及其它特定的邏輯功能。計(jì)數(shù)器種類很多。根據(jù)構(gòu)成計(jì)數(shù)器中各觸發(fā)器的時(shí)鐘脈沖引入方式，可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。根據(jù)計(jì)數(shù)制的不同，可分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器。根據(jù)計(jì)數(shù)的增減趨勢(shì)，又分為加法、減法和可逆計(jì)數(shù)器。還有可預(yù)置數(shù)和可編程序功能計(jì)數(shù)器等等。1、用D觸發(fā)器構(gòu)成異步二進(jìn)制加減計(jì)數(shù)器圖8-3-2-1是用四只D觸發(fā)器構(gòu)成的四位二進(jìn)制異步加

2、法計(jì)數(shù)器，它的連接特點(diǎn)是將每只D觸發(fā)器接成T'觸發(fā)器，再由低位觸發(fā)器的 端和高一位的CP端相連接。圖8-3-21 四位二進(jìn)制異步加法計(jì)數(shù)器若將圖8-3-2-1稍加改動(dòng)，即將低位觸發(fā)器的Q端與高一位的CP端相連接，即構(gòu)成了一個(gè)4位二進(jìn)制減法計(jì)數(shù)器。2、中規(guī)模十進(jìn)制計(jì)數(shù)器CC40192是同步十進(jìn)制可逆計(jì)數(shù)器，具有雙時(shí)鐘輸入，并具有清除和置數(shù)等功能，其引腳排列及邏輯符號(hào)如圖8-3-22所示。圖中 -置數(shù)端 CPU-加計(jì)數(shù)端 CPD -減計(jì)數(shù)端 -非同步進(jìn)位輸出端 -非同步借位輸出端 D0、D1、D2、D3 -計(jì)數(shù)器輸入端 Q0、Q1、Q2、Q3 -數(shù)據(jù)輸出端 CR-清除端CC40192（同7

3、4LS192，二者可互換使用）的功能如表8-3-21，說(shuō)明如下：圖8-3-22 CC40192引腳排列及邏輯符號(hào) 表8-3-21 CC40192功能表輸 入輸 出CR CPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba011××××加 計(jì) 數(shù)011××××減 計(jì) 數(shù) 當(dāng)清除端CR為高電平"1"時(shí)，計(jì)數(shù)器直接清零；CR置低電平則執(zhí)行其它功能。 當(dāng)CR為低電平，置數(shù)端

4、也為低電平時(shí)，數(shù)據(jù)直接從置數(shù)端D0、D1、D2、D3 置入計(jì)數(shù)器。當(dāng)CR為低電平， 為高電平時(shí)，執(zhí)行計(jì)數(shù)功能。執(zhí)行加計(jì)數(shù)時(shí)，減計(jì)數(shù)端CPD 接高電平，計(jì)數(shù)脈沖由CPU 輸入；在計(jì)數(shù)脈沖上升沿進(jìn)行 8421 碼十進(jìn)制加法計(jì)數(shù)。執(zhí)行減計(jì)數(shù)時(shí)，加計(jì)數(shù)端CPU接高電平，計(jì)數(shù)脈沖由減計(jì)數(shù)端CPD 輸入，表8-3-22為8421碼十進(jìn)制加、減計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表。 表8-3-22 加法計(jì)數(shù)輸入脈沖數(shù)0123456789輸出Q30000000011Q20000111100Q10011001100Q00101010101 減計(jì)數(shù) 3、計(jì)數(shù)器的級(jí)聯(lián)使用 一個(gè)十進(jìn)制計(jì)數(shù)器只能表示09十個(gè)數(shù)，為了擴(kuò)大計(jì)數(shù)器范圍，常用

5、多個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)使用。同步計(jì)數(shù)器往往設(shè)有進(jìn)位（或借位）輸出端，故可選用其進(jìn)位（或借位）輸出信號(hào)驅(qū)動(dòng)下一級(jí)計(jì)數(shù)器。 圖8-3-2-3是由CC40192利用進(jìn)位輸出 控制高一位的CPU端構(gòu)成的加數(shù)級(jí)聯(lián)圖。4、實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù) (1) 用復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器 假定已有N進(jìn)制計(jì)數(shù)器，而需要得到一個(gè)M進(jìn)制計(jì)數(shù)器時(shí)，只要MN，用復(fù)位法使計(jì)數(shù)器計(jì)數(shù)到M時(shí)置"0"，即獲得M進(jìn)制計(jì)數(shù)器。如圖8-3-2-4所示為一個(gè)由CC40192十進(jìn)制計(jì)數(shù)器接成的6進(jìn)制計(jì)數(shù)器。 (2) 利用預(yù)置功能獲M進(jìn)制計(jì)數(shù)器 圖8-3-2-5為用三個(gè)CC40192組成的421進(jìn)制計(jì)數(shù)器。外加的由與非門(mén)構(gòu)成的鎖存

6、器可以克服器件計(jì)數(shù)速度的離散性，保證在反饋置"0"信號(hào)作用下計(jì)數(shù)器可靠置"0"。圖8-3-2-3 CC40192級(jí)聯(lián)電路 圖8-3-24 六進(jìn)制計(jì)數(shù)器 圖8-3-25 421進(jìn)制計(jì)數(shù)器圖8-3-26是一個(gè)特殊12進(jìn)制的計(jì)數(shù)器電路方案。在數(shù)字鐘里，對(duì)時(shí)位的計(jì)數(shù)序列是1、2、11，12、1、是12進(jìn)制的，且無(wú)0數(shù)。如圖所示，當(dāng)計(jì)數(shù)到13時(shí)，通過(guò)與非門(mén)產(chǎn)生一個(gè)復(fù)位信號(hào)，使CC40192(2)時(shí)十位直接置成0000，而CC40192(1)，即時(shí)的個(gè)位直接置成0001，從而實(shí)現(xiàn)了112計(jì)數(shù)。三、實(shí)驗(yàn)設(shè)備與器件 1、 5V直流電源 2、 雙蹤示波器 3、 連續(xù)脈沖源

7、 4、 單次脈沖源 5、 邏輯電平開(kāi)關(guān) 6、 邏輯電平顯示器 7、 譯碼顯示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192） CC4011（74LS00）、CC4012（74LS20）圖8-3-26 特殊12進(jìn)制計(jì)數(shù)器 四、實(shí)驗(yàn)內(nèi)容1、用CC4013或74LS74 D觸發(fā)器構(gòu)成4位二進(jìn)制異步加法計(jì)數(shù)器。 (1) 按圖8-3-2-1接線， D 接至邏輯開(kāi)關(guān)輸出插口，將低位CP0 端接單次脈沖源，輸出端Q3、Q2、Q3、Q0 接邏輯電平顯示輸入插口，各 D接高電平"1"。 (2) 清零后，逐個(gè)送入單次脈沖，觀察并列表記錄 Q3

8、Q0 狀態(tài)。 (3) 將單次脈沖改為1HZ的連續(xù)脈沖，觀察Q3Q0的狀態(tài)。 (4) 將1Hz的連續(xù)脈沖改為1KHz，用雙蹤示波器觀察CP、Q3、Q2、Q1、Q0 端波形，描繪之。 5) 將圖8-3-2-1電路中的低位觸發(fā)器的Q端與高一位的CP端相連接，構(gòu)成減法計(jì)數(shù)器，按實(shí)驗(yàn)內(nèi)容（2)，（3)，（4)進(jìn)行實(shí)驗(yàn)，觀察并列表記錄Q3Q0 的狀態(tài)。2、測(cè)試CC40192或74LS192同步十進(jìn)制可逆計(jì)數(shù)器的邏輯功能計(jì)數(shù)脈沖由單次脈沖源提供，清除端CR、置數(shù)端 、數(shù)據(jù)輸入端D3 、D2、D1、D0 分別接邏輯開(kāi)關(guān)，輸出端 Q3、Q2、Q1、Q0接實(shí)驗(yàn)設(shè)備的一個(gè)譯碼顯示輸入相應(yīng)插口A、B、C、D； 和 接

9、邏輯電平顯示插口。按表8-3-2-1逐項(xiàng)測(cè)試并判斷該集成塊的功能是否正常。 (1)清除令CR=1，其它輸入為任意態(tài)，這時(shí)Q3Q2Q1Q00000，譯碼數(shù)字顯示為0。清除功能完成后，置CR0 (2)置數(shù) CR0，CPU，CPD 任意，數(shù)據(jù)輸入端輸入任意一組二進(jìn)制數(shù)，令 = 0，觀察計(jì)數(shù)譯碼顯示輸出，予置功能是否完成，此后置 1。 (3)加計(jì)數(shù)CR0， CPD 1，CPU 接單次脈沖源。清零后送入10個(gè)單次脈沖，觀察譯碼數(shù)字顯示是否按8421碼十進(jìn)制狀態(tài)轉(zhuǎn)換表進(jìn)行；輸出狀態(tài)變化是否發(fā)生在CPU 的上升沿。 (4)減計(jì)數(shù)CR0， CPU 1，CPD 接單次脈沖源。參照3)進(jìn)行實(shí)驗(yàn)。3、圖8-3-2-3所示，用兩片CC40192組成兩位十進(jìn)制加法計(jì)數(shù)器，輸入1Hz連續(xù)計(jì)數(shù)脈沖，進(jìn)行由00-99累加計(jì)數(shù)，記錄之。 4、將兩位十進(jìn)制加法計(jì)數(shù)器改為兩位十進(jìn)制減法計(jì)數(shù)器，實(shí)現(xiàn)由99-00遞減計(jì)數(shù)，記錄之。 5、按圖8-3-2-4電路進(jìn)行實(shí)驗(yàn)，記錄之。 6、按圖8-3-2-5，