實(shí)驗(yàn)三 數(shù)字頻率計(jì)

1、實(shí)驗(yàn)三 數(shù)字頻率計(jì)一， 實(shí)驗(yàn)?zāi)康模?， 學(xué)會(huì)利用MAX+PLUS進(jìn)行層次化設(shè)計(jì)；2， 練習(xí)混合設(shè)計(jì)輸入方法；3， 鞏固用試驗(yàn)箱驗(yàn)證設(shè)計(jì)方法。二， 實(shí)驗(yàn)原理：1，數(shù)字頻率計(jì)是利用測量輸入信號(hào)的頻率并顯示測量結(jié)果的系統(tǒng)。數(shù)字頻率計(jì)的原理示意圖如圖3-1所示。一般基準(zhǔn)時(shí)鐘的高電平的持續(xù)時(shí)間為T0=1s，若在這T0內(nèi)被測信號(hào)的周期數(shù)為N則被測信號(hào)的頻率就是N，選擇不同的T0，可以得到不同的測量精度。一般T0越大，測量精度越高，但一次的測量時(shí)間及頻率計(jì)所需的硬件資源也增加。三， 設(shè)計(jì)任務(wù)和要求：1、設(shè)計(jì)一個(gè)6位頻率計(jì)，測量范圍從1Hz到99 99 99Hz，測量結(jié)果用6個(gè)數(shù)碼管顯示，基準(zhǔn)時(shí)鐘頻率為1Hz

2、；2、只顯示測量結(jié)果，中間計(jì)數(shù)過程不顯示；結(jié)果更新時(shí)間2秒一次；3、頻率計(jì)只設(shè)一個(gè)復(fù)位鍵，按下該鍵（reset=0）系統(tǒng)復(fù)位，釋放該鍵（reset=1）系統(tǒng)工作，測量并顯示結(jié)果；4、設(shè)計(jì)輸入采用層次化設(shè)計(jì)，學(xué)習(xí)混合輸入設(shè)計(jì)方法，即部分底層模塊用Verilog HDL實(shí)現(xiàn)。四， 實(shí)驗(yàn)步驟；1， 簡述頻率計(jì)原理，各個(gè)模塊的功能作用；計(jì)數(shù)模塊鎖存器控制模塊標(biāo)準(zhǔn)時(shí)鐘系統(tǒng)復(fù)位待測信號(hào)Count_enCount_clrLoad顯示控制模塊：產(chǎn)生控制信號(hào)Count_en和Count_clr，控制計(jì)數(shù)模塊何時(shí)計(jì)數(shù)何時(shí)清零；產(chǎn)生Load信號(hào)，控制何時(shí)將計(jì)數(shù)結(jié)果鎖存，送去顯示，時(shí)序如下：計(jì)數(shù)模塊：碼計(jì)數(shù)器，計(jì)算波

3、門內(nèi)被測信號(hào)的周期數(shù)，即被測信號(hào)的頻率；鎖存模塊：適時(shí)鎖存計(jì)數(shù)模塊的計(jì)算結(jié)果，送到數(shù)碼管顯示，可消除顯示的抖動(dòng)。設(shè)計(jì)原理圖：2， 給出仿真結(jié)果；3， 設(shè)計(jì)心得。通過實(shí)驗(yàn)，我們真正體會(huì)到EDA帶來的方便；通過仿真，我們能夠很形象地了解到原理圖的功能。體驗(yàn)到真實(shí)實(shí)驗(yàn)中的情境，增加了對(duì)電子實(shí)驗(yàn)和電子設(shè)計(jì)的信心。5、設(shè)計(jì)要點(diǎn)。）控制模塊的設(shè)計(jì)是關(guān)鍵，一定搞清其時(shí)序。）注意計(jì)數(shù)器為位碼加法計(jì)數(shù)器，異步清零；）注意鎖存器的鎖存時(shí)刻。五， 思考題：1， 所設(shè)計(jì)的頻率計(jì)有測量誤差嗎？誤差是多少？如何減少誤差？這樣設(shè)計(jì)的頻率計(jì)還是有測量誤差的，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測量誤差。采用計(jì)數(shù)法實(shí)現(xiàn)頻率測量,誤差來源主要有計(jì)數(shù)誤差和閘門誤差2部分。誤差表達(dá)式為：測量時(shí)間盡可能多，取平均數(shù)。2， 鎖存器鎖存信號(hào)為什么采用上升沿？鎖存器的作用是將計(jì)數(shù)器在ls結(jié)束時(shí)所記得的數(shù)進(jìn)行鎖存，使得顯示器上能穩(wěn)定地顯示此時(shí)計(jì)數(shù)器的值。當(dāng)鎖存信號(hào)CP的正跳變來到時(shí)，鎖存器的輸出等于輸入，從而將計(jì)數(shù)器的輸出值送到鎖存器的輸出端。高電平結(jié)束后，無論D為何值，輸出端的狀態(tài)保持原來的狀態(tài)不變，所以在計(jì)數(shù)期間內(nèi)，計(jì)數(shù)器的輸出不會(huì)送到譯碼顯示器。3， 原理圖輸入設(shè)計(jì)方便還是Verilog HDL輸入設(shè)計(jì)方便？為什么？ Verilog HDL輸入設(shè)計(jì)方便，因?yàn)榭梢?/p>