VHDL語言數(shù)據(jù)類型及相互轉(zhuǎn)換

1、標(biāo)準(zhǔn)數(shù)據(jù)類型1, 整數(shù)(INTEGER)范圍:-214748354721474836462, 實(shí)數(shù)(REAL)范圍:-1.0E381.0E38 (綜合器不支持)書寫時(shí)一定要有小數(shù)3, 位(BIT)在數(shù)字系統(tǒng)中，信號(hào)經(jīng)常用位的值表示，位的值用帶單引號(hào)的T和O來表示標(biāo)準(zhǔn)數(shù)據(jù)類型4, 位矢量(BIT_VECTOR)位矢量是用雙引號(hào)括起來的一組位數(shù)據(jù)“010101“5, 布爾量(BOOLEAN)只有“真“和“假“兩個(gè)狀態(tài)，可以進(jìn)行關(guān)系運(yùn)算6, 字符(CHARACTER)字符量通常用單引號(hào)括起來，對(duì)大小寫敏感明確說明1是字符時(shí)：CHARACTER(T)標(biāo)準(zhǔn)數(shù)據(jù)類型7, 字符串(STRING)字符串是雙引

2、號(hào)括起來的由字母，數(shù)字或,%,$組成的一串字符區(qū)分大小寫,laksdklakldM“仙 0101010”8, 時(shí)間(TIME)時(shí)間 的單位:fs,ps,ns,ms,sec,min,hr 例:10 ns整數(shù)數(shù)值和單位之間應(yīng)有空格標(biāo)準(zhǔn)數(shù)據(jù)類型9, 錯(cuò)誤等級(jí)(SEVERITY LEVEL)在VHDL仿真器屮，錯(cuò)誤等級(jí)用來表示系統(tǒng)的狀態(tài)，它共有4種：NOTE(注意)WARNING(警告)ERROR(錯(cuò)誤)FAILURE(失敗)標(biāo)準(zhǔn)數(shù)據(jù)類型10, 自然數(shù)(NATURAL)正整數(shù)(POSITIVE)自然數(shù)是整數(shù)的一個(gè)子類型，包括0和正整數(shù)；正整數(shù)也是整數(shù)的一個(gè)子類型只能是正整數(shù)數(shù)據(jù)除定 義類型外，有時(shí)還需

3、要定義約束范圍INTEGER RANGE 100 DOWNTO 0 BIT_ VECTOR (3 DOWNTO 0)REAL RANGE 2.0 TO 30.0IEEE定義的邏輯位與矢量在IEEE的程序包std_logic_1164屮定義了兩個(gè)非常重要的數(shù)據(jù)類型：1 ,stdjogic取值:0,1,Z,X,W,L,Hz：高阻X：不定w：弱信號(hào)不定L：弱信號(hào)o H：弱信號(hào)1 2,StdJogic_vector注意1, 在使用,std_logicH和”stdogic_vectorH時(shí)，在程序中必須聲明庫及程序包說明語句，即LIBRARY ieee和std_logic_1164.ALL這兩句在程序屮

4、必不可少2, std.logic有多個(gè)取值，與BIT不同,在編程時(shí)應(yīng)特別注意，需要考慮全所有情況用戶自定義的數(shù)據(jù)類型1, 枚舉類型格式:TYPE數(shù)據(jù)類型名IS(元素，元素廠)；TYPE STD_LOGIC IS (，U；X，,，0，,，1，；乙TYPE week IS (Sun,Mon,Tue,wed,Thu,Fri,Sat);TYPE color IS (red,green,yellow,blue)TYPE lift_state IS(stoponl ,doorpeen,doorclose, doorwaitl, doorwait2, doorwait3, doorwait4,doorwai

5、t5, up,down,stop)枚舉類型的聲明TYPE color IS (red,green,yellow,blue);VARIABLE A:COLOR; SIGNAL B:COLOR;A:=RED; B=YELLOW;TYPE lever ISSIGNAL V:lever;V=1*;用戶自定義的數(shù)據(jù)類型2, 整數(shù)(INTEGER)格式:TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義約束范圍例TYPE digit IS INTEGERRANGE OTO 9 VARIABLE A:DIGIT;A:=5;A:=28;用戶自定義的數(shù)據(jù)類型3, 實(shí)數(shù)(REAL)格式:TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義約朿范圍

6、TYPE current IS REAL RANGE -1E4 TO 1E4 VARIABLE A:CURRENT;A:=1E3;A:=1E10;用戶自定義的數(shù)據(jù)類型4, 數(shù)組(ARRAY)格式:TYPE數(shù)據(jù)類型名IS ARRAY范圍OF原數(shù)據(jù)類型名例:TYPE word IS ARRAY (1 TO 8) OFSTD.LOGIC;TYPE word IS ARRAY (INTEGER 1 TO 8) OF STD_LOGIC;數(shù)組常在總線,ROM 和 RAM 中使用.用戶自定義的數(shù)據(jù)類型5, 記錄(RECODE)類型將不同的數(shù)據(jù)類型放在一塊，就是記錄類型數(shù)據(jù)格式:TYPE記錄類型名ISREC

7、ORD元素名：數(shù)據(jù)類型名；元素名：數(shù)據(jù)類型名；END RECORD記錄類型名;記錄(RECODE)類型例:TYPE bank IS RECORD addrO:STD_LOGIC_VECTOR(7 DOWNTO 0); addrl: STD_LOGIC_VECTOR(7 DOWNTO 0); rO: INTEGER; END RECORD;記錄(RECODE)類型 例:CONSTANT LEN:integer:=100;TYPE array logic IS ARRAY (99 downto 0)OF STD_LOGIC_VECTOR(7 DOWNTO 0) TYPE table IS RECO

8、RD a: array logic;b: STD_LOGIC_VECTOR(7 DOWNTO 0);c: integer RANGE 0 to len ;END RECORD;數(shù)據(jù)類型的轉(zhuǎn)換數(shù)據(jù)類型轉(zhuǎn)換函數(shù)有VHDL語言的包提供例如:STD_LOGIC_1164,STD_LOGIC_ ARITH STD_LOGIC_UNSIGNED 等等函數(shù)說明1、STD_LOGIC_1164 包 TO_STDLOGIC_VECTOR(A) TO_BITVECTOR(A) TO_LOGIC(A) TO_BIT(A)由 BIT_VECTOR 轉(zhuǎn)換成 STD_LOGIC_VECTOR 由 STD_LOGIC_VE

9、CTOR 轉(zhuǎn)換成 BIT.VECTOR 由 BIT 轉(zhuǎn)換 成 STD.LOGIC 由 STD.LOGIC 轉(zhuǎn)換成 BIT2、STD_LOGIC_ARITH 包 CONV_STD_LOGIC_VECTOR(A,位長)CONVJNTEGER(A)由 INTEGER,UNSIGNED 和 SIGNED 轉(zhuǎn)換成 STD_LOGIC_VECTOR由 UNSIGNED 和 SIGNED 轉(zhuǎn)換成 INTEGER3、STD_LOGIC_UNSIGNED 包 CONVJNTEGER(A)STD_LOGIC_VECTOR 轉(zhuǎn)換成 INTEGERVHDL屬性VHDL沒有一般程序語言屮的那些運(yùn)算類標(biāo)準(zhǔn)函數(shù)，取而代Z的

10、是多種能反映和影響硬件行為的屬 性屬性在描述時(shí)序電路的VHDL設(shè)計(jì)文件中幾乎處處可見，如檢測上升沿，下降沿，知道前一次發(fā)生 的事件.VHDL屬性屬性指的是關(guān)于實(shí)體，結(jié)構(gòu)體，類型及信號(hào)的一些特征有的屬性對(duì)綜合(設(shè)計(jì))非常有用VHDL的屬性可分為數(shù)值類屬性，函數(shù)類屬性，范圍類屬性，信號(hào)類屬性，類型類屬性其引用的一般 形式為：對(duì)象屬性數(shù)值類屬性數(shù)值類屬性用于返回?cái)?shù)組，塊或一般數(shù)據(jù)的有關(guān)值，如邊界，數(shù)組長度等信息對(duì)一般的數(shù)據(jù)有4種 數(shù)值類屬性：對(duì)象類型的左邊界，右邊界,上邊界，下邊界，對(duì)應(yīng)的關(guān)鍵字是:LEFT,RIGHT,HIGH,LOW.數(shù)組在加一個(gè)長度屬性LENGTH.數(shù)值類屬性sdown:IN

11、std_logic_vector(8 DOWNTO 0); sup:IN std_logic-vector(0 to 8);這兩個(gè)信號(hào)的各屬性值如下:sdownleft=8; sdownright=0; sdownlow=0; sdownhigh=8;sdowrflength=9; supleft=O; supright=8; suplow=0; suphigh=8; suplength=9;數(shù)值類屬性TYPE bit32 IS ARRAY (63 DOWNTO 32) OF BITVARIABLE: left_ra ng e,right_ra ng e,up_ra ng e,low_ra n

12、g e,le n: INTEGER;BEGIN left-range:=bit32LEFT; -return 63 right-range:=bit32RIGHT; -return 32 up-range:=bit32 HIGH; -return 63 low-range:=bit32LOW; -return 32 len:=bit32LENGTH; -return 32 函 數(shù)類屬性信號(hào)屬性函數(shù)屬于函數(shù)類屬性，用來返回有關(guān)信號(hào)行為功能的信息共有5種信號(hào)屬性函數(shù)分別是： EVENT (事件):1 ACTIVE (活躍)；1 LAST.EVENT (最近一次事件到現(xiàn)在經(jīng)過多少時(shí)間)；LAST_A

13、CTIVE (最近一次活躍到現(xiàn)在經(jīng)過多 少時(shí)間)；LAST_V ALUE (信號(hào)變化前的取值是什么)EVENTEVENT:它的值為布爾型，取值為TRUE或FALSE;如果剛好有事件發(fā)生在該屬性所附著 的信號(hào)上 （即信號(hào)有變化），取值為TRUE.利用此屬性可決定時(shí)鐘邊沿是否有效，即時(shí)鐘是否發(fā)生EVENTSIGNAL elk: IN stdjogic; elk EVENT AND clk=r clk=1* AND elk EVENT elk EVENT AND elk clk=O AND elk EVENT rising_edge (elk) falling_edge (elk) EVENT 和

14、ACTIVEEVENT要求信號(hào)值發(fā)生變化;1到0,0到1ACTIVE信號(hào)值的任何變化,1到1,1到0,0到1,0到0;所有的事件都是活躍，但并非所有的活躍都是 事件范圍類屬性RANGE屬性，其生成一個(gè)限制性數(shù)據(jù)對(duì)彖的范虱例SIGNAL data_bus:std_logic_vector (15DOWNTO 0) ; data_bus *RANGE=15 downto 0用VHDL語言設(shè)計(jì)分頻電路，把1KHZ的時(shí)鐘分至約1HZ左右的時(shí)鐘LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY FreDevider ISPORT(Clkin :IN Std_Logic;Clkout :OUT Std_Logic);END;ARCHITECTURE Devider OF FreDevider IS CONSTANT N:lntege