QuartusII開(kāi)發(fā)環(huán)境簡(jiǎn)介

1、Quartus II開(kāi)發(fā)環(huán)境簡(jiǎn)介一. Quartus II概述Quartus II是Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需

2、要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為AlteraDSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基

3、于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等?？梢酝ㄟ^(guò)選擇Start Complication來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以

4、通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。在Complier Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可在Quartus II普通設(shè)計(jì)文件一起使用。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬

5、件功能。例如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、PLL以及SERDES和DDIO電路模塊等。圖1-1中所示的上排是Quartus II編譯設(shè)計(jì)主控界面，它顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。在圖1-1下排的流程框圖，是與上面的Quartus II設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程。Quartus II編譯器支持的硬件描述語(yǔ)言有VHDL（支持VHDL87及VHDL97標(biāo)準(zhǔn)）、Verilog HDL及AHDL（Altera HDL），AHDL是Altera公司自己設(shè)計(jì)

6、、制定的硬件描述語(yǔ)言，是一種以結(jié)構(gòu)描述方式為主硬件描述語(yǔ)言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II允許來(lái)自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)問(wèn)題。在設(shè)計(jì)輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II 擁有良好的設(shè)計(jì)輸入定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。對(duì)于使用HDL的設(shè)計(jì)，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在

7、作仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。編譯和仿真經(jīng)檢測(cè)無(wú)誤后，便可以將下載信息通過(guò)Quartus II提供的編程器下載入目標(biāo)器件中了。編程器Assembler（編程文件匯編）Filter（適配器）Analysis & Synthesis(分析與綜合)圖形或HDL編輯.Timing Analyzer（時(shí)序分析器）下載適配器件綜合或編輯設(shè)計(jì)輸入仿真圖1-1 Quartus II設(shè)計(jì)流程二康芯實(shí)驗(yàn)箱簡(jiǎn)介 GW48系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)現(xiàn)在有三種型號(hào)，分別是GW48-CK、GK、PK2，其中GW48PK2是最新產(chǎn)品。該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的，即可

8、通過(guò)控制接口鍵，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因而，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化重配置。這種“多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：1、適應(yīng)更多的實(shí)驗(yàn)與開(kāi)發(fā)項(xiàng)目；2、適應(yīng)更多的PLD公司的器件；3、適應(yīng)更多的不同封裝的FPGA和CPLD器件。本實(shí)驗(yàn)室為GW48PK2開(kāi)發(fā)系統(tǒng)，它包含GW48-GK系統(tǒng)全部配置和功能，并增加40P單片機(jī)接口實(shí)驗(yàn)?zāi)K、0.5Hz-100MHz標(biāo)準(zhǔn)時(shí)鐘源，和128X64點(diǎn)陣LCD液晶顯示屏，含液晶顯示驅(qū)動(dòng)電路、接口控制電路、負(fù)壓發(fā)生器件和顯示緩沖RAM等，可以十分方便地顯示信號(hào)波形、瞬態(tài)信號(hào)、漢字

9、、圖象、表達(dá)式、各種字母符號(hào)、數(shù)字等等。特別適合于需要大信息量顯示的EDA或SOC實(shí)驗(yàn)、現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)、基于EDA的DSP實(shí)驗(yàn)、基于SOPC的嵌入式系統(tǒng)實(shí)驗(yàn)及各類IP核的驗(yàn)證等等；也特別適合于基于EDA的創(chuàng)新實(shí)驗(yàn)開(kāi)發(fā)。三.使用步驟1. 新建一個(gè)工程, 注意頂層設(shè)計(jì)實(shí)體名必須與頂層文件名一致. 圖1-3 新建一個(gè)工程2. 選擇目標(biāo)芯片類型.康芯實(shí)驗(yàn)箱(GW48-PK2)使用的是EP1K30TC144-3目標(biāo)芯片,其它選項(xiàng)采用默認(rèn)設(shè)置。圖1-4 選擇目標(biāo)芯片類型3.新建一個(gè)Verilog文檔，如圖1-5. 圖1-5 新建一個(gè)Verilog文檔4. 編輯文檔. 注意模塊名必須與項(xiàng)目名一致.當(dāng)

10、文檔編輯完成后，先進(jìn)行保存，然后才能進(jìn)行編譯。圖1-6 編輯文檔5.對(duì)編輯好的文檔進(jìn)行完全編譯，如圖1-7.圖1-7 完全編譯在完全編譯情況下,Quartus II 進(jìn)行4項(xiàng)工作:Analysis & Synthesis、Fitter、Assembler、和 Timing Analysis，并給出相映的信息報(bào)告，還可以通過(guò)選擇Start單獨(dú)運(yùn)行這四個(gè)模塊。如果有錯(cuò)誤產(chǎn)生，可在錯(cuò)誤信息報(bào)告欄里雙擊某一錯(cuò)誤信息，在程序中確定錯(cuò)誤位置，對(duì)其進(jìn)行修改，然后重新保存、編譯，直到成功為止。6.Quartus II 時(shí)序仿真當(dāng)文檔編譯成功后，可進(jìn)行時(shí)序仿真，以檢測(cè)設(shè)計(jì)的程序是否符合要求。具體方法如圖

11、1-8.圖1-8 時(shí)序仿真7. 在Quartus II 上通過(guò)時(shí)序仿真后,還需將程序下載到目標(biāo)芯片中進(jìn)行硬件測(cè)試.本實(shí)驗(yàn)使用的芯片是EP1K30TC144-3,引腳綁定如圖1-9所示.第一種方法:單擊進(jìn)入引腳分配界面,彈出右邊的選項(xiàng)框. 雙擊To下的空白處彈出下拉菜單,并選擇相應(yīng)的引腳根據(jù)白皮書(shū)EDA/SOPC技術(shù)實(shí)驗(yàn)講義P142，“適用于Quartus的部分引腳對(duì)照表”中，選擇GWAK30/50EP1K30/20/50TQC144的信號(hào)名與引腳號(hào)，根據(jù)P133-P138所選取的工作模式及引腳確定引腳號(hào).工作模式的選定以方便引腳綁定為準(zhǔn).引腳綁定完成后,需要保存,并重新編譯一次.第二種方法:單擊Pin Planner進(jìn)入引腳分配界面.采取引腳托拽的方