攝像頭視頻采集系統(tǒng)的設計與實現(xiàn)

1、攝像頭視頻采集系統(tǒng)的設計與實現(xiàn)徐宏亮2012.07.27系統(tǒng)采用AD9883a芯片將攝像頭視頻信號數(shù)字化；然后利用FPGA芯片進行信號處理，增加行列場有效信號；最后，采用ADV7123芯片將數(shù)字信號轉(zhuǎn)為模擬信號，在本地的顯示器輸出。1 系統(tǒng)總體設計圖1所示為視頻采集系統(tǒng)框圖。圖1 VGA視頻采集系統(tǒng)框圖1）VGA輸入模塊。將RGB模擬信號或YUV信號及行同步信號（Hsync）、場同步信號（Vsync）輸入給A/D轉(zhuǎn)換模塊。2）A/D轉(zhuǎn)換模塊。首先根據(jù)行、場同步信號確定采樣的行頻和場頻，接著由行頻和內(nèi)部寄存器確定像素同步時鐘，然后通過配置AD9883芯片內(nèi)部的鎖相環(huán)（PLL）產(chǎn)生同步時鐘。該模塊

2、可將輸入的VGA模擬信號轉(zhuǎn)換為8bit×3路的數(shù)字視頻信號，并通過一系列寄存器調(diào)整圖像的采樣效果。3） FPGA轉(zhuǎn)換控制模塊。一方面FPGA通過I2C總線向AD9883a的寄存器寫入控制信息；另一方面根據(jù)輸入的行場同步信號生成行場有效信號。 內(nèi)部還有color bar，YUV2RGB, 串口三個模塊。4）D/A輸出顯示模塊。該模塊采用ADV7123芯片將8bit×3路RGB數(shù)字信號還原為模擬信號，并結合行、場同步信號構成VGA信號，供本地計算機顯示輸出。2 A/D轉(zhuǎn)換模塊本系統(tǒng)的A/D轉(zhuǎn)換器采用AD9883a，該芯片專門用于采集模擬R，G，B信號，將其數(shù)字化顯示或作為中間轉(zhuǎn)

3、換器件使用。該芯片具有采樣精度為8bit×3路通道，最高采樣率為140MSPS/s，300MB的模擬帶寬，支持最高分辨率為SXGA（1280x1024），刷新率為75Hz的視頻信號?；贏D9883a的電路可為高清電視提供良好的接口，或作為高性能視頻設備的前端掃描轉(zhuǎn)換器，它的內(nèi)部結構如圖3所示，主要包括A/D轉(zhuǎn)換電路、時鐘產(chǎn)生電路、同步信號產(chǎn)生電路、I2C總線接口四個部分。圖2 AD9883的內(nèi)部結構圖AD9883a內(nèi)部的寄存器通過I2C總線完全可編程，芯片按照寄存器設定的模式進行工作。如AD9883支持多種VGA格式，但不能自動檢測實現(xiàn)自適應，需要通過I2C接口進行寄存器配置，指定

4、芯片采集的視頻格式。AD9883內(nèi)部共25個寄存器，其中00H和14H為只讀寄存器，1518H為測試用寄存器，01H13H為功能寄存器。 本系統(tǒng)采用的攝像頭是索尼的H700，攝入視頻格式是1080i/50。根據(jù)視頻格式，F(xiàn)PGA芯片對主要功能寄存器的配置如表1所示，具體見程序：功能寄存器配置值鎖相環(huán)分頻控制01HA4H02HF0H時鐘產(chǎn)生器控制03H90H04H80H箝位控制05H50H增益和偏置控制08HC0H09H80H0aH80H0bH7EH0cH7EH0dH7EH3FPGA設計FPGA以AD9883輸出的像素時鐘PCLK作為全局同步時鐘，頻率為74.25Mhz。3.1 IIC總線mas

5、ter的設計 I2C,即Inter-Integrated Circuit，是一個雙線雙向串行總線，提供了一種設備之間的數(shù)據(jù)交換的簡單而有效的方法。這種總線最適合多設備之間需要臨時的短距離通信的場合。IIC是一種多向控制總線，也就是說多個芯片可以連接到同一總線結構下，同時每個芯片都可以作為實施數(shù)據(jù)傳輸?shù)目刂圃?。I2C 總線上數(shù)據(jù)的傳輸速率有三種模式：ü 標準模式：100kbit/s ü 快速模式：400kbit/s ü 高速模式：3.4Mbit/s本系統(tǒng)用的是標準模式。3.1.1 iic總線協(xié)議通常標準的iic通信包括4部分：1) 開始信號2) Slave地址3)

6、數(shù)據(jù)傳輸4) 結束信號 3.1.2 IIC模塊的結構 IIC模塊由控制單元和數(shù)據(jù)通道單元兩部分組成?？刂茊卧臓顟B(tài)機根據(jù)外部控制信號和數(shù)據(jù)通道的狀態(tài)信號產(chǎn)生控制信號，組織、協(xié)調(diào)和同步數(shù)據(jù)通道單元的的操作。數(shù)據(jù)通道單元的i2c master byte模塊根據(jù)控制信號產(chǎn)生所需的SCL、SDA信號。結構框圖如下：圖3 iic模塊結構圖 控制單元使用一段式狀態(tài)機進行定義，如圖4所示。有限狀態(tài)機的幾個狀態(tài)定義如下：define ST_IDLE 7'b000_0000; / 起始狀態(tài)define ST_ADDR_W 7'b000_0001; / slave地址（用于寫操作）define S

7、T_BSADDR 7'b000_0010; / 基地址define ST_WRITE 7'b000_0100; / 寫數(shù)據(jù)到寄存器define ST_ADDR_R 7'b000_1000; / slave地址（用于讀操作）define ST_READ 7'b001_0000; / 從寄存器讀數(shù)據(jù)define ST_READ1 7'b010_0000; / 讀取最后一位數(shù)據(jù) define ST_STOP 7'b100_0000; / 結束信號IIC模塊在start信號有效后，開始向AD9883a寫數(shù)據(jù)，從01H寫到15H; 之后進入讀取模式，讀取0

8、1H到15H的寄存器數(shù)據(jù)，以檢查數(shù)據(jù)是否寫入和AD9883a目前狀態(tài)。圖4 IIC通信狀態(tài)機i2c master byte模塊通過把一byte數(shù)據(jù)操作分解為8個bit操作，通過把對應命令送到Bit command controller實現(xiàn)。具體流程如下：3.2行場有效信號hvref根據(jù)輸入視頻格式，產(chǎn)生行場有效信號。當視頻輸入信號時1080i時，參數(shù)配置如下：parameter ROW_NUM 1920 /行有效數(shù)parameter COL_NUM 540 /列有效數(shù)parameter hre_st 159 /行有效起始計數(shù)parameter vre_st 16 /列有效起始計數(shù)paramet

9、er htotal 2640 /總行數(shù)parameter vtotal 562 /總列數(shù)3.3其他模塊1. color bar模塊可以生成代替ad9883a輸入的彩條信號，用于測試；2. YUV2RGB模塊，當AD9883a輸入為YUV信號時，可以轉(zhuǎn)化為RGB信號；3. Uart ctrl模塊，用于將讀取的AD9883a寄存器信號傳輸?shù)絧c機，方便調(diào)試。4D/A輸出顯示設計本設計采用ADV7123作為視頻轉(zhuǎn)換芯片，將數(shù)字視頻信號轉(zhuǎn)換為VGA模擬信號，供本地計算機顯示輸出。ADV7123具有三路高速、10位輸入的視頻DA轉(zhuǎn)換器，具有330Mhz的最大采樣速度，與多種高精度的顯示系統(tǒng)兼容，可充分滿足本系統(tǒng)的轉(zhuǎn)換需求。ADV7123芯片產(chǎn)生三路模擬輸出后，結合FPGA傳來的行、場同步信號完成視頻的顯示。5. 小結通過對攝像頭視頻采集系統(tǒng)的設計，加深了對iic總線的了解，認識到了dft對設計程序調(diào)試