畢業(yè)論文設(shè)計基于VHDL語言的八路數(shù)字搶答器設(shè)計

1、題目：基于VHDL語言的八路數(shù)字搶答器設(shè)計摘 要搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識競賽場合，是競賽問答中一種常用的必備裝置；從原理上講，它是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序邏輯電路電路結(jié)構(gòu)形式多種多樣，可以利用簡單的與非門構(gòu)成，也可以利用觸發(fā)器構(gòu)成，也可以利用單片機來完成利用單片機來設(shè)計搶答器，使得結(jié)果更簡單，功能更優(yōu)越。本設(shè)計是基于單片機控制的六路搶答器，利用單片機的定時器/計數(shù)器定時和記數(shù)的原理，將軟、硬件有機地結(jié)合起來，使得系統(tǒng)能夠正確地進(jìn)行計時，同時使數(shù)碼管能夠正確地顯示時間。用開關(guān)做鍵盤輸出，揚聲器發(fā)生提示。同時系統(tǒng)能夠?qū)崿F(xiàn)：在搶答中，只有開始后搶答

2、才有效，如果在開始搶答前搶答為無效；搶答限定時間和回答問題的時間可在1-99s設(shè)定；可以顯示是哪位選手有效搶答和無效搶答，正確按鍵后有音樂提示；搶答時間和回答問題時間倒記時顯示，滿時后系統(tǒng)計時自動復(fù)位及主控強制復(fù)位；按鍵鎖定，在有效狀態(tài)下，按鍵無效非法。關(guān)鍵詞：搶答器；EDA；VHDL語言AbstractAnswer devices as an electronic products, has long been widely used in a variety of occasions, intelligence and knowledge competitions, quiz contes

3、ts are essential in a commonly used device; from the principle, it is a typical digital circuit, including a combination of logic circuits and sequential logic circuit. Circuit structure of a variety of forms, can make use of simple and non-gate structure can also be used to trigger composition, can

4、 also be used to complete single-chip microcomputer. Answer the use of single-chip design, and makes the results more simple function better. The design is based on the six-way SCM Answer, and the use of single-chip timer / counter timing and number of the principles in mind, the hardware and softwa

5、re combine to make the system time correctly, while the digital control able to correctly display the time. Switch the keyboard to do with output, speaker prompted occurred. At the same time, the system can be realized: In the Answer, only after the Answer to be valid, if at the beginning of pre-Ans

6、wer Answer invalid; Answer to answer the question of limited time and the time can be set in 1-99s; can show whos effective and Answer Answer invalid, the correct button prompt after the music; Answer question time and time倒記時show full time after the system automatically reset and master reset manda

7、tory; keys locked in the effective state, the key is invalid illegal.Key words answer devices;EDA;VHDL language1、 設(shè)計原理與技術(shù)方法：（1） 整體簡介Max+plusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建

8、立設(shè)計，MAX+PLUSII把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。其設(shè)計速度非常快。對于一般幾千門的電路設(shè)計，使用MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。使用Maxplus2基本上也是有以下幾個步驟：1.設(shè)計輸入 2.設(shè)計編譯 3.設(shè)計仿真 4.下載搶答器的邏輯結(jié)構(gòu)主要由搶答鑒別lock模塊、定時模塊、譯碼模塊和報警器模塊組成。在整個搶答器中最關(guān)鍵的是如何實現(xiàn)搶答封鎖，在控制鍵按下的同時計數(shù)器倒計時顯示有

9、效剩余時間。除此之外，整個搶答器還需有一個“復(fù)位開始”信號，以便搶答器能實現(xiàn)清零和開始。搶答器共有3個輸出顯示，選手代號、計數(shù)器的個位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I蜂鳴器短暫響起。整體原理框圖如圖1所示。圖1整體原理框圖 搶答器同時供8名選手或8個代表隊比賽，分別用8個按鈕a1a8。設(shè)置一個系統(tǒng)清除和搶答控制開關(guān)Reset, 該開關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，揚聲器發(fā)出聲響提示，數(shù)碼顯示選手號碼。其他人再按鍵，系統(tǒng)進(jìn)行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為

10、止，下一次搶答開始。擴展功能：該電路具有犯規(guī)報警功能。當(dāng)主持人未按下開關(guān)開始搶答前，參賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報警并顯示犯規(guī)組別。（二）搶答器工作流程 搶答器的基本工作原理:在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，搶答器內(nèi)部的寄存器工作，并識別、記錄第一個號碼，同時內(nèi)部的定時器開始工作，記錄有關(guān)時間并產(chǎn)生超時信號。在整個搶答器工作過程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的實際情況向外電路輸出相應(yīng)信號。搶答器的工作流程分為、系統(tǒng)復(fù)位、正常流程、犯規(guī)流程等幾部分，如圖2所示。加載程序運行行開始開始數(shù)碼管顯示30開始搶按時間倒計時開始前有選手搶按顯示犯規(guī)選手號碼并伴有語

11、音報警倒計時結(jié)束，超時有選手搶按顯示FFF顯示選手號碼，倒計時時間,語音報警，答題,答題時間倒計時正常流程犯規(guī)流程若超過答題時間，則數(shù)碼管示00答題完根據(jù)選手表現(xiàn)由主持人加分圖2搶答器工作流程（三）搶答器各部分電路1、 搶答器鑒別模塊： 在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并且能實現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、6人搶答輸入信號端S0,S1,S2,S3，S4，S5和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，

12、S3是否有信號輸入。輸出端有對應(yīng)于S0，S1，S2，S3，S4，S5編號的6個指示燈LED 和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個STOP 端用于指示S0,S1,S2,S3，S4，S5按鈕狀態(tài)（控制計時器停止）。在此模塊中高頻時鐘信號一直作用，此時，若主持人按下CLEAR即為開始搶答信號，所有輸出端都自動清零。在有效時間范圍（N秒）內(nèi)只要有人搶答，STOP就有高電平輸出至“時間控制系統(tǒng)”的STOP端以控制倒計時的停止，并且對應(yīng)的LED指示燈點亮，STATES鎖存輸出到譯碼顯示模塊，用以顯示優(yōu)先搶答人的組號，并鎖定輸入端S以阻止系統(tǒng)響應(yīng)其他搶答者的信號。當(dāng)有效時間到了之后

13、還沒有人搶答，則記時模塊發(fā)出報警信號，同時反饋回來給搶答鑒別模塊，禁止選手在搶答。2、譯碼模塊： 將搶答過程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。3、定時器模塊： 這個模塊的輸入端有時鐘信號CLK1、系統(tǒng)復(fù)位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。 這個模塊中主要實現(xiàn)搶答過程中的計時功能，在搶答開始后進(jìn)行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經(jīng)WAR

14、N傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。4、報警模塊：在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當(dāng)主持人按下控制鍵，有限時間內(nèi)（N秒內(nèi)）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高。若有選手提前搶答或者延后搶答同時報警。5、 顯示模塊：由于試驗箱的限制，附加了顯示電路的設(shè)計。6、 計分模塊：設(shè)置一個計分電路，每組開始設(shè)置100分，由主持人計分，答對一次加10分，答錯一次減10分。（四）單元電路元件設(shè)計1、搶答器鑒別模塊VHDL程序及模塊：在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并且能實現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端

15、有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、6人搶答輸入信號端S0,S1,S2,S3，S4，S5和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3，S4，S5是否有信號輸入。輸出端有對應(yīng)于S0，S1，S2，S3，S4，S5編號的6個指示燈LED 和4線2進(jìn)制輸出端STATES （用于鎖存當(dāng)前的狀態(tài)），還有一個STOP 端用于指示S0,S1,S2,S3,S4,S5按鈕狀態(tài)（控制計時器停止）。生成模塊如圖3所示。 圖3 LOCK模塊圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A

16、LL;ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC; WARN:IN STD_LOGIC; S0,S1,S2,S3,S4,S5:IN STD_LOGIC; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1

17、,S2,S3,S4,S5) BEGIN IF CLEAR=1 THEN G=000000;LED=000000;STOP=0; ELSIF CLKEVENT AND CLK=1 THEN IF WARN=0 THEN IF( S5=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1OR G(3)=1 OR G(4)=1) THEN G(5)=1;LED(5)=1; ELSIF( S4=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1OR G(3)=1 OR G(5)=1) THEN G(4)=1;LED(4)=1;ELSIF( S3=1)AND N

18、OT(G(0)=1 OR G(1)=1 OR G(2)=1OR G(4)=1 OR G(5)=1) THEN G(3)=1;LED(3)=1; ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1OR G(4)=1 OR G(5)=1) THEN G(2)=1;LED(2)=1; ELSIF( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1OR G(4)=1 OR G(5)=1) THEN G(1)=1;LED(1)=1; ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1OR G

19、(4)=1 OR G(5)=1) THEN G(0)=1;LED(0)=1; END IF; STOPSTATESSTATESSTATESSTATESSTATESSTATESSTATESQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUT=0000000; END CASE; END PROCESS;END ARCHITECTURE TWO;3.定時模塊VHDL程序及模塊：這個模塊的輸入端有時鐘信號CLK、系統(tǒng)復(fù)位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。這個模塊中主要實現(xiàn)搶

20、答過程中的計時功能，在搶答開始后進(jìn)行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。生成的模塊圖如圖5所示。圖5 COUNT 模塊圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(CLK,CLEAR,STOP:IN STD_LOGIC; WARN:OUT STD_

21、LOGIC; HIGH,LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK) BEGIN IF CLEAR=1 THEN HS=1001;LS=1001;WARN=0; ELSIF CLKEVENT AND CLK=1 THEN LS=LS-1; IF LS=0000 THEN LS=1001;HS=HS-

22、1; IF HS=0000 AND LS=0000 THEN WARN=1;HS=0000;LS=0000; IF STOP=1 THEN HS=HS; LS=LS; WARN=1; END IF; END IF; END IF; END IF; HIGH=HS;LOW=LS;END PROCESS;END ARCHITECTURE THREE;4報警模塊VHDL：在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當(dāng)主持人按下控制鍵，有限時間內(nèi)（N秒內(nèi)）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高。生成的模塊圖如圖6所示。圖6 ALARM 模塊圖LIBRARY IEEE;USE

23、 IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM IS PORT(CLEAR,WARN:IN STD_LOGIC; SOUND:OUT STD_LOGIC);END ;ARCHITECTURE FOUR OF ALARM ISBEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=1 THEN SOUND=0; ELSIF WARN=1 THEN SOUND=1; ELSE SOUND=0; END IF;END PROCESS;END ALARM;具有犯規(guī)設(shè)置電路對提前搶答和超時搶答者，則報警并顯示組別。生成的模塊圖如圖7所示。圖7 FOU

24、L 模塊圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FOUL IS PORT( CLEAR:IN STD_LOGIC; S0,S1,S2,S3,S4,S5:IN STD_LOGIC; lede:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); warns:OUT STD_LOGIC);END foul;ARCHITECTURE ONE OF foul IS begin PROCESS(CLEAR,S0,S1,S2,S3,S4,S5)BEGINIF CLEAR=1THEN IF S5=1 THEN lede(5)=1;war

25、ns=1; ELSIF S4=1THEN lede(4)=1;warns=1; ELSIF S3=1THEN lede(3)=1;warns=1; ELSIF S2=1 THEN lede(2)=1;warns=1; ELSIF S1=1 THEN lede(1)=1;warns=1; ELSIF S0=1 THEN lede(0)=1;warns=1; ELSE LEDe=000000;warns=0;END IF;END IF;end process;END ONE;5、 顯示模塊設(shè)計： 由于試驗箱的限制，附加了動態(tài)顯示模塊。模塊圖如圖8所示。 圖8 動態(tài)顯示模塊圖LIBRARY IEEE

26、;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux18 ISPORT(aa0,aa1,aa2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); bb0,bb1,bb2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); cc0,cc1,cc2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dd0,dd1,dd2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ee0,ee1,ee2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ff0,ff1,ff2:IN STD_LOGIC_V

27、ECTOR(3 DOWNTO 0); xx0,xx1,xx2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); choice:STD_LOGIC_VECTOR(5 DOWNTO 0); g,h,i:IN STD_LOGIC; yyy:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END mux18;ARCHITECTURE rt1 OF mux18 ISSIGNAL sel:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINsel=i&h&g;PROCESS(sel,choice)BEGINIF(choice=000001)THEN IF(

28、sel=000)THEN yyy=aa0; ELSIF(sel=001)THEN yyy=aa1; ELSIF(sel=010)THEN yyy=aa2; END IF;ELSIF(choice=000010)THEN IF(sel=000)THEN yyy=bb0; ELSIF(sel=001)THEN yyy=bb1; ELSIF(sel=010)THEN yyy=bb2; END IF;ELSIF(choice=000100)THEN IF(sel=000)THEN yyy=cc0; ELSIF(sel=001)THEN yyy=cc1; ELSIF(sel=010)THEN yyy=c

29、c2; END IF;ELSIF(choice=001000)THEN IF(sel=000)THEN yyy=dd0; ELSIF(sel=001)THEN yyy=dd1; ELSIF(sel=010)THEN yyy=dd2; END IF;ELSIF(choice=010000)THEN IF(sel=000)THEN yyy=ee0; ELSIF(sel=001)THEN yyy=ee1; ELSIF(sel=010)THEN yyy=ee2; END IF;ELSIF(choice=100000)THEN IF(sel=000)THEN yyy=ff0; ELSIF(sel=001

30、)THEN yyy=ff1; ELSIF(sel=010)THEN yyy=ff2; END IF;END IF;IF(sel=011)THEN yyy=xx0;ELSIF(sel=100)THEN yyy=xx1;ELSIF(sel=101)THEN yyy=xx2;END IF;END PROCESS;END rt1;6、計分模塊：設(shè)置一個計分電路，每組開始設(shè)置100分，由主持人計分，答對一次加10分，答錯一次減10分。模塊如圖9所示。 圖9計分模塊圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.A

31、LL;ENTITY score IS PORT( clr,sub,add,clk:IN STD_LOGIC; choose:IN STD_LOGIC_VECTOR(5 DOWNTO 0); aa0,aa1,aa2,bb0,bb1,bb2,cc0,cc1,cc2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); dd0,dd1,dd2,ee0,ee1,ee2,ff0,ff1,ff2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END score;ARCHITECTURE rt1 OF score ISBEGINPROCESS(choose,clk,add,

32、sub)VARIABLE a1,a2:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE b1,b2:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE c1,c2:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE d1,d2:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE e1,e2:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE f1,f2:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF(clr=1)THEN a2:=0001;a1:=

33、0000; -置100 b2:=0001;b1:=0000; c2:=0001;c1:=0000; d2:=0001;d1:=0000; e2:=0001;e1:=0000; f2:=0001;f1:=0000;ELSIF(clkEVENT AND clk=1)THEN IF(add=1)THEN IF(choose=000001)THEN IF(a1=1001)THEN a1:=0000; IF(a2=1001)THEN a2:=0000; ELSE a2:=a2+1; END IF; ELSE a1:=a1+1; END IF; ELSIF(choose=000010)THEN IF(b1

34、=1001)THEN b1:=0000; IF(b2=1001)THEN b2:=0000; ELSE b2:=b2+1; END IF; ELSE b1:=b1+1; END IF; ELSIF(choose=000100)THEN IF(c1=1001)THEN c1:=0000; IF(c2=1001)THEN c2:=0000; ELSE c2:=c2+1; END IF; ELSE c1:=c1+1; END IF; ELSIF(choose=001000)THEN IF(d1=1001)THEN d1:=0000; IF(d2=1001)THEN d2:=0000; ELSE d2

35、:=d2+1; END IF; ELSE d1:=d1+1; END IF; ELSIF(choose=010000)THEN IF(e1=1001)THEN e1:=0000; IF(e2=1001)THEN e2:=0000; ELSE e2:=e2+1; END IF; ELSE e1:=e1+1; END IF; ELSIF(choose=100000)THEN IF(f1=1001)THEN f1:=0000; IF(f2=1001)THEN f2:=0000; ELSE f2:=f2+1; END IF; ELSE f1:=f1+1; END IF; END IF; ELSIF(s

36、ub=1)THEN IF(choose=000001)THEN IF(a1=0000)THEN IF(a2=0000)THEN a1:=0000; a2:=0000; ELSE a1:=1001; a2:=a2-1; END IF; ELSE a1:=a1-1; END IF; ELSIF(choose=000010)THEN IF(b1=0000)THEN IF(b2=0000)THEN b1:=0000; b2:=0000; ELSE b1:=1001; b2:=b2-1; END IF; ELSE b1:=b1-1; END IF; ELSIF(choose=000100)THEN IF(c1=0000)THEN IF(c2=0000)THEN c1:=0000; c2:=0000; ELSE c1:=1001; c2:=c2-1; END IF; ELSE c1:=c1-1; END IF; ELSIF(choose=001000)THEN IF(d1=0000)THEN IF(d2=0000)THEN d1:=0000; d2:=0000;