格雷碼二進(jìn)制轉(zhuǎn)換及譯碼電路

1、EDA技術(shù)與應(yīng)用實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)名稱(chēng)：格雷碼、二進(jìn)制轉(zhuǎn)換及譯碼電路姓 名：陳丹學(xué) 號(hào)：100401202班 級(jí)：電信（2）班時(shí) 間：南京理工大學(xué)紫金學(xué)院電光系一、實(shí)驗(yàn)?zāi)康?1）學(xué)習(xí)用VHDL代碼描述組合邏輯電路的方法。 2) 掌握when.else.，generate和case并行語(yǔ)句的使用。二、實(shí)驗(yàn)原理1）學(xué)習(xí)VHDL的when.else.，generate和case并行語(yǔ)句。2）利用when.else.并行語(yǔ)句描述4位二進(jìn)制碼/格雷碼轉(zhuǎn)換電路。3）利用generate并行語(yǔ)句描述n位格雷碼/二進(jìn)制碼轉(zhuǎn)換電路。4）利用case并行語(yǔ)句實(shí)現(xiàn)譯碼電路。5）利用實(shí)驗(yàn)箱驗(yàn)證所設(shè)計(jì)的電路的正確性，要求將

2、輸入輸出的數(shù)據(jù)用數(shù)碼管顯示。三、實(shí)驗(yàn)內(nèi)容1、 二進(jìn)制轉(zhuǎn)換為格雷碼 4位二進(jìn)制格雷碼轉(zhuǎn)換的真值表如圖所示： 1.1建立工程，輸入代碼 先建立工程，工程命名為“btog”,頂層文件名為“btog”。 選擇“filenew”，在彈出的窗口中選擇“VHDL File”建立“VHDL”文件。 在新建的VHDL文件中輸入二進(jìn)制格雷碼轉(zhuǎn)換的VHDL代碼，將文件保存。 二進(jìn)制轉(zhuǎn)換為格雷碼的代碼： 1.2 編譯仿真對(duì)當(dāng)前文件進(jìn)行編譯，編譯通過(guò)以后建立仿真波形，保存為“b_to_g.vwf”.為波形文件添加節(jié)點(diǎn)，將“end time”設(shè)置為100s ，將輸入輸出編組，并為輸入信號(hào)賦值，其中“start value

3、”為“0000”，“count every”設(shè)置為5s.其波形如下：仿真結(jié)果2、generate語(yǔ)句實(shí)現(xiàn)格雷碼轉(zhuǎn)換為二進(jìn)制 對(duì)于n位二進(jìn)制轉(zhuǎn)換為格雷碼的碼轉(zhuǎn)換電路，轉(zhuǎn)換表達(dá)式如下： Bn=Gn Bi=GiB(i+1)2.1建立工程，輸入代碼 先建立工程，工程命名為“gtob”,頂層文件名為“g_to_b2”。 選擇“filenew”，在彈出的窗口中選擇“VHDL File”建立“VHDL”文件。 在新建的VHDL文件中輸入格雷碼二進(jìn)制轉(zhuǎn)換的VHDL代碼，將文件保存。 轉(zhuǎn)換代碼： 2.2 編譯仿真對(duì)當(dāng)前文件進(jìn)行編譯，編譯通過(guò)以后建立仿真波形，保存為“gtob.vwf”.為波形文件添加節(jié)點(diǎn)，將“e

4、nd time”設(shè)置為100s ，將輸入輸出編組，并為輸入信號(hào)賦值，其中“start value”為“0000”，“count every”設(shè)置為5s.其波形如下：3、case語(yǔ)句實(shí)現(xiàn)譯碼電路 代碼描述：仿真波形：4、管腳配置利用實(shí)驗(yàn)箱的模式6來(lái)驗(yàn)證設(shè)計(jì)電路的正確性。用鍵5鍵8表示輸入管腳g0g3，發(fā)光二極管D1D4表示輸出管腳b0b4。用7、8兩個(gè)七段顯示譯碼管表示格雷碼和二進(jìn)制碼。選擇“assignmentassignment editor”彈出管腳配置圖，在“l(fā)ocation”一欄中填入相應(yīng)器件的管腳。5、下載將文件下載到實(shí)驗(yàn)箱，對(duì)實(shí)驗(yàn)箱進(jìn)行操作，將鍵5鍵8按鈕設(shè)置為不同的電平，觀察七段顯示譯碼管的情況。五、小結(jié)與體會(huì) 通過(guò)這次試驗(yàn)我對(duì)軟件的運(yùn)用又有了更一步的認(rèn)識(shí)，熟練地操作。而且將學(xué)過(guò)的知識(shí)用新的編程來(lái)做，通過(guò)此次實(shí)驗(yàn)學(xué)會(huì)了二進(jìn)制和格雷碼之間的轉(zhuǎn)換，以及用generate和generic方法書(shū)寫(xiě)程序。 對(duì)于n