寄存器_觸發(fā)器_鎖存器區(qū)別與聯(lián)系

1、1.1 寄存器在實(shí)際的數(shù)字系統(tǒng)中， 通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器 由于觸發(fā)器有記憶功能， 因此利用觸發(fā)器可以方便地構(gòu)成寄存器。 由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼， 所以把 n 個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ)n 位二進(jìn)制碼的寄存器。1.2 鎖存器由若干個(gè)鐘控D觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路。數(shù)據(jù)有效遲后于時(shí)鐘信號(hào)有效。 這意味著時(shí)鐘信號(hào)先到， 數(shù)據(jù)信號(hào)后到。 在某些 運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存器。1.3 緩沖器緩沖器相當(dāng)于一個(gè)寄存器， 暫時(shí)保存數(shù)據(jù). 緩沖是用來(lái)在兩種不同速度的設(shè)備之間傳輸信息時(shí)平滑傳輸過(guò)程的常用手段。

2、 除了在關(guān)鍵的地方采用少量硬件緩沖器之外， 大都采用軟件緩沖。 軟件緩沖區(qū)是指在I/O 操作期間用來(lái)臨時(shí)存放輸入 / 輸出數(shù)據(jù)的一塊存儲(chǔ)區(qū)域。在操作系統(tǒng)中，引入緩沖的主要原因如：緩和CPUf l/0設(shè)備間速度不匹配的矛盾。一般情況下，程序的運(yùn)行過(guò)程是時(shí) 而進(jìn)行計(jì)算，時(shí)而進(jìn)行輸入或輸出。以輸出為例，如果沒(méi)有緩沖，則程序在輸出時(shí)，必然由于打印機(jī)的速度跟不上而使CPU亭下來(lái)等待；然而在計(jì)算階段，打印機(jī)又無(wú)事可做。 如果設(shè)置一個(gè)緩沖區(qū)， 程序可以將待輸出的數(shù)據(jù)先輸出到緩沖區(qū)中，然后繼續(xù)執(zhí)行; 而打印機(jī)則可以從緩沖區(qū)取出數(shù)據(jù)慢慢打印。1.4 寄存器和鎖存器的區(qū)別（ 1）寄存器是同步時(shí)鐘控制，而鎖存器是電

3、位信號(hào)控制。（ 2）寄存器的輸出端平時(shí)不隨輸入端的變化而變化，只有在時(shí)鐘有效時(shí)才將輸入端的數(shù)據(jù)送輸出端 （打入寄存器） ， 而鎖存器的輸出端平時(shí)總隨輸入端變化而變化， 只有當(dāng)鎖存器信號(hào)到達(dá)時(shí)， 才將輸出端的狀態(tài)鎖存起來(lái)， 使其不再隨輸入端的變化而變化可見(jiàn)，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合，取決于控制方式以及控制信號(hào)和數(shù)據(jù)之間的時(shí)間關(guān)系：若數(shù)據(jù)有效一定滯后于控制信號(hào)有效，則只能使用鎖；數(shù)據(jù)提前于控制信號(hào)而到達(dá)并且要求同步操作，則可用寄存器來(lái)存放數(shù)據(jù)。一、鎖存器1. 鎖存器的工作原理鎖存器不同于觸發(fā)器， 它不在鎖存數(shù)據(jù)時(shí)， 輸出端的信號(hào)隨輸入信號(hào)變化， 就像信號(hào)通過(guò)一個(gè)緩沖器一樣； 一旦鎖存信號(hào)起

4、鎖存作用， 則數(shù)據(jù)被鎖住， 輸入信號(hào)不起作用。鎖存器也稱(chēng)為透明鎖存器，指的是不鎖存時(shí)輸出對(duì)于輸入是透明的 。鎖存器原理見(jiàn)圖鎖存器是鎖存控制信號(hào)輸入端，D數(shù)據(jù)輸入端，Q和是數(shù)據(jù)互補(bǔ)輸出端。I: =0,左與門(mén)被封鎖，被封鎖輸出H :時(shí)，分兩種情況(a)輸出，所以D不影響(b)輸出，所以D也不影響結(jié)論：原來(lái)狀態(tài)不被改變，D不影響.由上述分析看出：= 0時(shí)，Q=D,電路不鎖存數(shù)據(jù)，相當(dāng)于緩沖器守=1時(shí)，?不起作用，電躇狀態(tài)保持已由0TI時(shí)刻前跌定的狀態(tài)也就是說(shuō)，由0 1時(shí)刻將數(shù)據(jù)D鎖定并保持，直到 由1 0.本例鎖存器是控制信號(hào) 上升沿鎖存數(shù)據(jù)，高電平保持，非號(hào)的意義是低電平時(shí) 輸入數(shù)據(jù)可以直達(dá)輸出端

5、。有的鎖存器是控制信號(hào) C下降沿鎖存低電平保持， 即加一個(gè)非門(mén)將控制信號(hào) C反相；有的鎖存器在輸出端加一個(gè)三態(tài)門(mén)，由另一 個(gè)控制信號(hào)OC控制；另外還有的鎖存器帶有直接置 0 (清除)、置1 (預(yù)置) 輸入端，等同于觸發(fā)器的Rd, Sd端。集成鎖存器有多種型號(hào)，如TTL的74LS77,74LS363等，也有CMOS的如4508 , 4042, 74HL373等，需要使用時(shí)可以查閱手冊(cè)。二、數(shù)據(jù)寄存器寄存器用于寄存一組二值代碼，它被廣泛的用于各類(lèi)數(shù)字系統(tǒng)和計(jì)算機(jī)中。 因?yàn)?一個(gè)觸發(fā)器能儲(chǔ)存1位二值代碼，所以N個(gè)觸發(fā)器組成的寄存器能儲(chǔ)存一組 N 位二值代碼。對(duì)寄存器中的觸發(fā)器只要求它們具有置 1 ,

6、置0的功能即可，因而無(wú)論是用同步 RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器， 都可以組成寄存器， 一般由D觸發(fā)器組成。下圖給出一個(gè)4位數(shù)碼寄存器，時(shí)鐘CP被稱(chēng)為存數(shù)指令或存數(shù)命令，在 CP脈 沖的上升沿時(shí)刻，各觸發(fā)器將各自數(shù)據(jù)輸入端 D的數(shù)據(jù)存入，除此時(shí)刻，無(wú)論 CP是低電平、高電平、還是下降沿，各觸發(fā)器保持各自的數(shù)據(jù)不變。收3*出效揖*人四位數(shù)碼寄存器三、移位寄存器寄存器只有寄存數(shù)據(jù)或代碼的功能。 有時(shí)為了處理數(shù)據(jù)，需要將寄存器中的各位 數(shù)據(jù)在移位控制信號(hào)作用下，依次向高位或向低位移動(dòng)1位。具有移位功能的寄 存器稱(chēng)為移位寄存器。移位寄存器按數(shù)碼移動(dòng)方向分類(lèi)有左移， 右移，可控制雙

7、 向（可逆）移位寄存器；按數(shù)據(jù)輸入端、輸出方式分類(lèi)有串行和并行之分。1 .用行碼與通信數(shù)據(jù)通信幾乎都用串行方式將傳送的數(shù)據(jù)按時(shí)間順序一位一位地傳送，以節(jié)省電纜芯線條數(shù)，但是在終端的數(shù)據(jù)處理是并行的，這就需要在發(fā)送端將要發(fā)送的并 行數(shù)據(jù)變成串行數(shù)據(jù)才能發(fā)送，而在接收端需要將接收到的申行數(shù)據(jù)再轉(zhuǎn)換成并 行數(shù)據(jù)進(jìn)行處理，這些轉(zhuǎn)換工作是由移位寄存器完成的。2 .申入并出移位寄存器4位申入并出右移寄存器上圖是一個(gè)簡(jiǎn)單的4位右移寄存器，在移位指令（CP脈沖）作用下輸入數(shù)據(jù)D 存入FF3, Q3的狀態(tài)移存到FF2,由此得到邏輯式：在四個(gè)CP脈沖之后，將四個(gè)用行碼移位存入4個(gè)觸發(fā)器，取出數(shù)據(jù)方式是在所 有的觸

8、發(fā)器地Q端同時(shí)取出，稱(chēng)為并行輸出，移位寄存器即完成了用行碼到并 行碼的轉(zhuǎn)換功能。假設(shè)輸入串行碼為4位二進(jìn)制數(shù)1011,輸入方式為低位在先，也就是按 1101 地順序依次輸入，可以分析動(dòng)作特點(diǎn)：CPQ3Q2Q1Q00。一0011->0r 口f 021100301L04101CPI)取數(shù)經(jīng)過(guò)4個(gè)時(shí)鐘脈沖后，1011出現(xiàn)在寄存器輸出端，這樣就將串行輸入D的數(shù)據(jù)轉(zhuǎn)換為并行輸出。同時(shí)在第八個(gè)時(shí)鐘脈沖作用后，數(shù)碼從端全部移出寄存器，這說(shuō)明存入該寄存器中的數(shù)碼也可以從 端用行輸出。既可以右移，又可以左移，而且除了 D邊沿觸發(fā)器構(gòu)成移位寄存器外，還可以 用諸如JK等觸發(fā)器構(gòu)成移位寄存器。3 .并入用出移

9、位寄存器。勤最入看胃砧殖方式北舞5附4A4位并入用出右移寄存器上圖是一個(gè)簡(jiǎn)單的4位右移寄存器取樣方式M=1時(shí)，CP的作用是取樣指令。在CP的作用下，輸入數(shù)據(jù)通 過(guò)與非門(mén)存入 ,即出現(xiàn)在 輸出第一個(gè)數(shù)據(jù)。M=0時(shí)，封鎖數(shù)據(jù)輸入的與門(mén)，CP脈沖的作用也相應(yīng)的轉(zhuǎn)變?yōu)橐莆恢噶钣?邏輯式表示：假設(shè)輸入并形碼為1011輸出方式位低位在先，也就是按1、1、0、1順序輸出, 我們可以畫(huà)出狀態(tài)表和波形圖。-irLTLTLJHl; IIII t - 1 1 T 工”-1Ck H ' I I Q I 1髓4位用入并出右移寄存器狀態(tài)表和狀態(tài)圖4.雙向移位寄存器前面講的右向移位寄存器：左邊觸發(fā)器的輸出作為右鄰觸

10、發(fā)器的數(shù)據(jù)的數(shù)據(jù)輸入。如果讓右邊觸發(fā)器的輸出作為左鄰觸發(fā)器的輸入，則可構(gòu)成左向移位寄存器。 當(dāng)然如果增加一些控制門(mén)后，則可以實(shí)現(xiàn)雙向移位寄存器。在二進(jìn)制數(shù)之計(jì)算中， 左移相當(dāng)于對(duì)數(shù)值乘2,右移相當(dāng)于對(duì)數(shù)值除2,因而在計(jì)算機(jī)中常使用的既能 左移又能右移的雙向寄存器。在移存型計(jì)數(shù)器中介紹集成雙向移位寄存器74194。四、寄存器的應(yīng)用1 .可以完成數(shù)據(jù)的并用、申并轉(zhuǎn)換2 .可以用做顯示數(shù)據(jù)鎖存器許多設(shè)備需要顯示計(jì)數(shù)器的記數(shù)值，以 8421BCD碼記數(shù)，以七段顯示器顯示， 如果記數(shù)速度較高，人眼則無(wú)法辨認(rèn)迅速變化的顯示字符。在計(jì)數(shù)器和譯碼器之 間加入一個(gè)鎖存器，控制數(shù)據(jù)的顯示時(shí)間是常用的方法。3 .用

11、作緩沖器緩沖器在數(shù)字系統(tǒng)中用途很多：（1）如果器件帶負(fù)載能力有限，可加一級(jí)帶驅(qū)動(dòng)器的緩沖器；（2）前后級(jí)間邏輯電平不同，可用電平轉(zhuǎn)換器加以匹配；（ 3） 邏輯極性不同或需要將單性變量轉(zhuǎn)換為互補(bǔ)變量時(shí)，加帶反相緩沖器；（ 4）需要將緩變信號(hào)變?yōu)檫呇囟盖托盘?hào)時(shí)，加帶施密特電路的緩沖器（5 ）數(shù)據(jù)傳輸和處理中不同裝置間溫度和時(shí)間不同時(shí)，加一級(jí)緩沖器進(jìn)行彌補(bǔ)等等。 74LS373 、74LS374 即為帶動(dòng)驅(qū)動(dòng)器的組件，可以用作緩沖器，能夠完成上述（ 1 ）、（5 ）兩個(gè)任務(wù)。4 . 組成計(jì)數(shù)器移位寄存器可以組成移位型計(jì)數(shù)器，如環(huán)形或扭環(huán)形計(jì)數(shù)器。寄存器一般是邊沿觸發(fā)的觸發(fā)器，電路里叫 registe

12、r ，而觸發(fā)器就是樓上所說(shuō)的各種邏輯門(mén)構(gòu)成的包含電平觸發(fā)和邊沿觸發(fā)的兩種，而鎖存器則是電平觸發(fā)的。所以一般說(shuō)來(lái)， 我們只叫寄存器和鎖存器兩種， 在時(shí)序電路中寄存器的作用就是只在時(shí)鐘的邊沿有效傳輸data （setup time 和 hold time 滿(mǎn)足），而鎖存器則在有效電平器件都可以傳輸data寄存器 :register ， 由時(shí)鐘沿觸發(fā)的， 一般是主從的 ,我們這數(shù)字電路里也學(xué)過(guò)主要是由傳輸門(mén)和反向器構(gòu)成,應(yīng)用很廣！鎖存器 :latch ， 由電平觸發(fā),有很很多種，有我們數(shù)字電路里學(xué)的 JK,RS 等， 一般是用傳輸門(mén)和反向器構(gòu)成構(gòu)成在較多，其優(yōu)點(diǎn)是面積小，但時(shí)序分析較困難 !觸發(fā)器一

13、般是指寄存器:flip-flopD 觸發(fā)器上電時(shí)Q 和 Q 非的電平是怎樣的？D 觸發(fā)器剛上不定的。只有當(dāng)有反饋后才知道。可以在R 、 S 端加 RC 延時(shí)電路來(lái)預(yù)制初態(tài)鎖存器在實(shí)際的數(shù)字系統(tǒng)中， 通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器由于觸發(fā)器有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼， 所以把 n 個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ)n 位二進(jìn)制碼的寄存器。 鎖存器是電平觸發(fā)的存儲(chǔ)單元， 數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘 （或者使能） 信號(hào)的電平值， 盡當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。觸發(fā)器觸發(fā)器是邊沿敏

14、感的存儲(chǔ)單元， 數(shù)據(jù)存儲(chǔ)的動(dòng)作有某一信號(hào)的上升或者下降沿進(jìn)行同步的。 在實(shí)際的數(shù)字系統(tǒng)中， 通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器 由于觸發(fā)器有記憶功能， 因此利用觸發(fā)器可以方便地構(gòu)成寄存器。 由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼， 所以把 n 個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ)n 位二進(jìn)制碼的寄存器。 寄存器用來(lái)存放數(shù)據(jù)的一些小型存儲(chǔ)區(qū)域， 用來(lái)暫時(shí)存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果。 其實(shí)寄存器就是一種常用的時(shí)序邏輯電路， 但這種時(shí)序邏輯電路只包含存儲(chǔ)電路。 寄存器的存儲(chǔ)電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1 位二進(jìn)制數(shù)，所以由 N 個(gè)鎖存器或觸

15、發(fā)器可以構(gòu)成N 位寄存器。 觸發(fā)器是在時(shí)鐘的沿進(jìn)行數(shù)據(jù)的鎖存的，而鎖存器是用電平使能來(lái)鎖存數(shù)據(jù)的。所以觸發(fā)器的 Q 輸出端在每一個(gè)時(shí)鐘沿都會(huì)被更新，而鎖存器只能在使能電平有效器件才會(huì)被更新。 有一些教科書(shū)里的觸發(fā)器實(shí)際是鎖存器。在FPGA 設(shè)計(jì)中建議如果不是必須那么應(yīng)該盡量使用觸發(fā)器而不是鎖存器。鐘控 D 觸發(fā)器其實(shí)就是D 鎖存器，邊沿D 觸發(fā)器才是真正的 D 觸發(fā)器，鐘控 D 觸發(fā)器在使能情況下輸出隨輸入變化，邊沿觸發(fā)器只有在邊沿跳變的情況下輸出才變化。兩個(gè)D 鎖存器可以構(gòu)成一個(gè)D 觸發(fā)器 ,歸根到底還是dff 是邊沿觸發(fā)的，而latch 是電平觸發(fā)的。鎖存器的輸出對(duì)輸入透明的，輸入是什么，

16、輸出就是什么， 這就是鎖存器不穩(wěn)定的原因， 而觸發(fā)器是由兩個(gè)鎖存器構(gòu)成的一個(gè)主從觸發(fā)器，輸出對(duì)輸入是不透明的，必須在時(shí)鐘的上升/下降沿才會(huì)將輸入體現(xiàn)到輸出，所以能夠消除輸入的毛刺信號(hào)。觸發(fā)器與鎖存器的比較：1 、 latch 由電平觸發(fā)，非同步控制。在使能信號(hào)有效時(shí) latch 相當(dāng)于通路，在使能信號(hào)無(wú)效時(shí)latch 保持輸出狀態(tài)。 DFF 由時(shí)鐘沿觸發(fā)，同步控制。2 、 latch 對(duì)輸入電平敏感，受布線延遲影響較大，很難保證輸出沒(méi)有毛刺產(chǎn)生；DFF 則不易產(chǎn)生毛刺。3、如果使用門(mén)電路來(lái)搭建latch 和 DFF ，則 latch 消耗的門(mén)資源比DFF 要少，這是 latch 比 DFF 優(yōu)

17、越的地方。所以，在ASIC 中使用 latch 的集成度比 DFF高，但在 FPGA 中正好相反，因?yàn)?FPGA 中沒(méi)有標(biāo)準(zhǔn)的 latch 單元，但有DFF單元，一個(gè)LATCH 需要多個(gè) LE 才能實(shí)現(xiàn)。 latch 是電平觸發(fā)，相當(dāng)于有一個(gè)使能端，且在激活之后（在使能電平的時(shí)候）相當(dāng)于導(dǎo)線了，隨輸出而變化。在非使能狀態(tài)下是保持原來(lái)的信號(hào)，這就可以看出和 flip-flop 的差別，其實(shí)很多時(shí)候 latch 是不能代替ff 的。4 、 latch 將靜態(tài)時(shí)序分析變得極為復(fù)雜。5 、目前 latch 只在極高端電的路中使用，如 intel 的 P4 等 CPU 。 FPGA 中有 latch 單

18、元，寄存器單元就可以配置成latch 單元，在 xilinx v2p 的手冊(cè)將該單元成為 register/latch 單元，附件是xilinx 半個(gè) slice 的結(jié)構(gòu)圖。一般的設(shè)計(jì)規(guī)則是：在絕大多數(shù)設(shè)計(jì)中避免產(chǎn)生latch 。它會(huì)讓您設(shè)計(jì)的時(shí)序完蛋，并且它的隱蔽性很強(qiáng)，非老手不能查出。 latch 最大的危害在于不能過(guò)濾毛刺。這對(duì)于下一級(jí)電路是極其危險(xiǎn)的。所以，只要能用 D 觸發(fā)器的地方，就不用 latch 。有些地方?jīng)]有時(shí)鐘，也只能用 latch 了。比如現(xiàn)在用一個(gè)clk 接到 latch 的使能端 （假設(shè)是高電平使能）,這樣需要的setup 時(shí)間， 就是數(shù)據(jù)在時(shí)鐘的下降沿之前需要的時(shí)間，但是如果是一個(gè)DFF ，那么 setup 時(shí)間就是在時(shí)鐘的上升沿需要的時(shí)間。這就說(shuō)明如果數(shù)據(jù)晚于