寄存器_觸發(fā)器_鎖存器區(qū)別與聯(lián)系

1、1.1 寄存器在實際的數(shù)字系統(tǒng)中， 通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器 由于觸發(fā)器有記憶功能， 因此利用觸發(fā)器可以方便地構(gòu)成寄存器。 由于一個觸發(fā)器能夠存儲一位二進制碼， 所以把 n 個觸發(fā)器的時鐘端口連接起來就能構(gòu)成一個存儲n 位二進制碼的寄存器。1.2 鎖存器由若干個鐘控D觸發(fā)器構(gòu)成的一次能存儲多位二進制代碼的時序邏輯電路。數(shù)據(jù)有效遲后于時鐘信號有效。 這意味著時鐘信號先到， 數(shù)據(jù)信號后到。 在某些 運算器電路中有時采用鎖存器作為數(shù)據(jù)暫存器。1.3 緩沖器緩沖器相當于一個寄存器， 暫時保存數(shù)據(jù). 緩沖是用來在兩種不同速度的設備之間傳輸信息時平滑傳輸過程的常用手段。

2、 除了在關(guān)鍵的地方采用少量硬件緩沖器之外， 大都采用軟件緩沖。 軟件緩沖區(qū)是指在I/O 操作期間用來臨時存放輸入 / 輸出數(shù)據(jù)的一塊存儲區(qū)域。在操作系統(tǒng)中，引入緩沖的主要原因如：緩和CPUf l/0設備間速度不匹配的矛盾。一般情況下，程序的運行過程是時 而進行計算，時而進行輸入或輸出。以輸出為例，如果沒有緩沖，則程序在輸出時，必然由于打印機的速度跟不上而使CPU亭下來等待；然而在計算階段，打印機又無事可做。 如果設置一個緩沖區(qū)， 程序可以將待輸出的數(shù)據(jù)先輸出到緩沖區(qū)中，然后繼續(xù)執(zhí)行; 而打印機則可以從緩沖區(qū)取出數(shù)據(jù)慢慢打印。1.4 寄存器和鎖存器的區(qū)別（ 1）寄存器是同步時鐘控制，而鎖存器是電

3、位信號控制。（ 2）寄存器的輸出端平時不隨輸入端的變化而變化，只有在時鐘有效時才將輸入端的數(shù)據(jù)送輸出端 （打入寄存器） ， 而鎖存器的輸出端平時總隨輸入端變化而變化， 只有當鎖存器信號到達時， 才將輸出端的狀態(tài)鎖存起來， 使其不再隨輸入端的變化而變化可見，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數(shù)據(jù)之間的時間關(guān)系：若數(shù)據(jù)有效一定滯后于控制信號有效，則只能使用鎖；數(shù)據(jù)提前于控制信號而到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。一、鎖存器1. 鎖存器的工作原理鎖存器不同于觸發(fā)器， 它不在鎖存數(shù)據(jù)時， 輸出端的信號隨輸入信號變化， 就像信號通過一個緩沖器一樣； 一旦鎖存信號起

4、鎖存作用， 則數(shù)據(jù)被鎖住， 輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的 。鎖存器原理見圖鎖存器是鎖存控制信號輸入端，D數(shù)據(jù)輸入端，Q和是數(shù)據(jù)互補輸出端。I: =0,左與門被封鎖，被封鎖輸出H :時，分兩種情況(a)輸出，所以D不影響(b)輸出，所以D也不影響結(jié)論：原來狀態(tài)不被改變，D不影響.由上述分析看出：= 0時，Q=D,電路不鎖存數(shù)據(jù)，相當于緩沖器守=1時，?不起作用，電躇狀態(tài)保持已由0TI時刻前跌定的狀態(tài)也就是說，由0 1時刻將數(shù)據(jù)D鎖定并保持，直到 由1 0.本例鎖存器是控制信號 上升沿鎖存數(shù)據(jù)，高電平保持，非號的意義是低電平時 輸入數(shù)據(jù)可以直達輸出端

5、。有的鎖存器是控制信號 C下降沿鎖存低電平保持， 即加一個非門將控制信號 C反相；有的鎖存器在輸出端加一個三態(tài)門，由另一 個控制信號OC控制；另外還有的鎖存器帶有直接置 0 (清除)、置1 (預置) 輸入端，等同于觸發(fā)器的Rd, Sd端。集成鎖存器有多種型號，如TTL的74LS77,74LS363等，也有CMOS的如4508 , 4042, 74HL373等，需要使用時可以查閱手冊。二、數(shù)據(jù)寄存器寄存器用于寄存一組二值代碼，它被廣泛的用于各類數(shù)字系統(tǒng)和計算機中。 因為 一個觸發(fā)器能儲存1位二值代碼，所以N個觸發(fā)器組成的寄存器能儲存一組 N 位二值代碼。對寄存器中的觸發(fā)器只要求它們具有置 1 ,

6、置0的功能即可，因而無論是用同步 RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器， 都可以組成寄存器， 一般由D觸發(fā)器組成。下圖給出一個4位數(shù)碼寄存器，時鐘CP被稱為存數(shù)指令或存數(shù)命令，在 CP脈 沖的上升沿時刻，各觸發(fā)器將各自數(shù)據(jù)輸入端 D的數(shù)據(jù)存入，除此時刻，無論 CP是低電平、高電平、還是下降沿，各觸發(fā)器保持各自的數(shù)據(jù)不變。收3*出效揖*人四位數(shù)碼寄存器三、移位寄存器寄存器只有寄存數(shù)據(jù)或代碼的功能。 有時為了處理數(shù)據(jù)，需要將寄存器中的各位 數(shù)據(jù)在移位控制信號作用下，依次向高位或向低位移動1位。具有移位功能的寄 存器稱為移位寄存器。移位寄存器按數(shù)碼移動方向分類有左移， 右移，可控制雙

7、 向（可逆）移位寄存器；按數(shù)據(jù)輸入端、輸出方式分類有串行和并行之分。1 .用行碼與通信數(shù)據(jù)通信幾乎都用串行方式將傳送的數(shù)據(jù)按時間順序一位一位地傳送，以節(jié)省電纜芯線條數(shù)，但是在終端的數(shù)據(jù)處理是并行的，這就需要在發(fā)送端將要發(fā)送的并 行數(shù)據(jù)變成串行數(shù)據(jù)才能發(fā)送，而在接收端需要將接收到的申行數(shù)據(jù)再轉(zhuǎn)換成并 行數(shù)據(jù)進行處理，這些轉(zhuǎn)換工作是由移位寄存器完成的。2 .申入并出移位寄存器4位申入并出右移寄存器上圖是一個簡單的4位右移寄存器，在移位指令（CP脈沖）作用下輸入數(shù)據(jù)D 存入FF3, Q3的狀態(tài)移存到FF2,由此得到邏輯式：在四個CP脈沖之后，將四個用行碼移位存入4個觸發(fā)器，取出數(shù)據(jù)方式是在所 有的觸

8、發(fā)器地Q端同時取出，稱為并行輸出，移位寄存器即完成了用行碼到并 行碼的轉(zhuǎn)換功能。假設輸入串行碼為4位二進制數(shù)1011,輸入方式為低位在先，也就是按 1101 地順序依次輸入，可以分析動作特點：CPQ3Q2Q1Q00。一0011->0r 口f 021100301L04101CPI)取數(shù)經(jīng)過4個時鐘脈沖后，1011出現(xiàn)在寄存器輸出端，這樣就將串行輸入D的數(shù)據(jù)轉(zhuǎn)換為并行輸出。同時在第八個時鐘脈沖作用后，數(shù)碼從端全部移出寄存器，這說明存入該寄存器中的數(shù)碼也可以從 端用行輸出。既可以右移，又可以左移，而且除了 D邊沿觸發(fā)器構(gòu)成移位寄存器外，還可以 用諸如JK等觸發(fā)器構(gòu)成移位寄存器。3 .并入用出移

9、位寄存器。勤最入看胃砧殖方式北舞5附4A4位并入用出右移寄存器上圖是一個簡單的4位右移寄存器取樣方式M=1時，CP的作用是取樣指令。在CP的作用下，輸入數(shù)據(jù)通 過與非門存入 ,即出現(xiàn)在 輸出第一個數(shù)據(jù)。M=0時，封鎖數(shù)據(jù)輸入的與門，CP脈沖的作用也相應的轉(zhuǎn)變?yōu)橐莆恢噶钣?邏輯式表示：假設輸入并形碼為1011輸出方式位低位在先，也就是按1、1、0、1順序輸出, 我們可以畫出狀態(tài)表和波形圖。-irLTLTLJHl; IIII t - 1 1 T 工”-1Ck H ' I I Q I 1髓4位用入并出右移寄存器狀態(tài)表和狀態(tài)圖4.雙向移位寄存器前面講的右向移位寄存器：左邊觸發(fā)器的輸出作為右鄰觸

10、發(fā)器的數(shù)據(jù)的數(shù)據(jù)輸入。如果讓右邊觸發(fā)器的輸出作為左鄰觸發(fā)器的輸入，則可構(gòu)成左向移位寄存器。 當然如果增加一些控制門后，則可以實現(xiàn)雙向移位寄存器。在二進制數(shù)之計算中， 左移相當于對數(shù)值乘2,右移相當于對數(shù)值除2,因而在計算機中常使用的既能 左移又能右移的雙向寄存器。在移存型計數(shù)器中介紹集成雙向移位寄存器74194。四、寄存器的應用1 .可以完成數(shù)據(jù)的并用、申并轉(zhuǎn)換2 .可以用做顯示數(shù)據(jù)鎖存器許多設備需要顯示計數(shù)器的記數(shù)值，以 8421BCD碼記數(shù)，以七段顯示器顯示， 如果記數(shù)速度較高，人眼則無法辨認迅速變化的顯示字符。在計數(shù)器和譯碼器之 間加入一個鎖存器，控制數(shù)據(jù)的顯示時間是常用的方法。3 .用

11、作緩沖器緩沖器在數(shù)字系統(tǒng)中用途很多：（1）如果器件帶負載能力有限，可加一級帶驅(qū)動器的緩沖器；（2）前后級間邏輯電平不同，可用電平轉(zhuǎn)換器加以匹配；（ 3） 邏輯極性不同或需要將單性變量轉(zhuǎn)換為互補變量時，加帶反相緩沖器；（ 4）需要將緩變信號變?yōu)檫呇囟盖托盘枙r，加帶施密特電路的緩沖器（5 ）數(shù)據(jù)傳輸和處理中不同裝置間溫度和時間不同時，加一級緩沖器進行彌補等等。 74LS373 、74LS374 即為帶動驅(qū)動器的組件，可以用作緩沖器，能夠完成上述（ 1 ）、（5 ）兩個任務。4 . 組成計數(shù)器移位寄存器可以組成移位型計數(shù)器，如環(huán)形或扭環(huán)形計數(shù)器。寄存器一般是邊沿觸發(fā)的觸發(fā)器，電路里叫 registe

12、r ，而觸發(fā)器就是樓上所說的各種邏輯門構(gòu)成的包含電平觸發(fā)和邊沿觸發(fā)的兩種，而鎖存器則是電平觸發(fā)的。所以一般說來， 我們只叫寄存器和鎖存器兩種， 在時序電路中寄存器的作用就是只在時鐘的邊沿有效傳輸data （setup time 和 hold time 滿足），而鎖存器則在有效電平器件都可以傳輸data寄存器 :register ， 由時鐘沿觸發(fā)的， 一般是主從的 ,我們這數(shù)字電路里也學過主要是由傳輸門和反向器構(gòu)成,應用很廣！鎖存器 :latch ， 由電平觸發(fā),有很很多種，有我們數(shù)字電路里學的 JK,RS 等， 一般是用傳輸門和反向器構(gòu)成構(gòu)成在較多，其優(yōu)點是面積小，但時序分析較困難 !觸發(fā)器一

13、般是指寄存器:flip-flopD 觸發(fā)器上電時Q 和 Q 非的電平是怎樣的？D 觸發(fā)器剛上不定的。只有當有反饋后才知道?？梢栽赗 、 S 端加 RC 延時電路來預制初態(tài)鎖存器在實際的數(shù)字系統(tǒng)中， 通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器由于觸發(fā)器有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼， 所以把 n 個觸發(fā)器的時鐘端口連接起來就能構(gòu)成一個存儲n 位二進制碼的寄存器。 鎖存器是電平觸發(fā)的存儲單元， 數(shù)據(jù)存儲的動作取決于輸入時鐘 （或者使能） 信號的電平值， 盡當鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。觸發(fā)器觸發(fā)器是邊沿敏

14、感的存儲單元， 數(shù)據(jù)存儲的動作有某一信號的上升或者下降沿進行同步的。 在實際的數(shù)字系統(tǒng)中， 通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器 由于觸發(fā)器有記憶功能， 因此利用觸發(fā)器可以方便地構(gòu)成寄存器。 由于一個觸發(fā)器能夠存儲一位二進制碼， 所以把 n 個觸發(fā)器的時鐘端口連接起來就能構(gòu)成一個存儲n 位二進制碼的寄存器。 寄存器用來存放數(shù)據(jù)的一些小型存儲區(qū)域， 用來暫時存放參與運算的數(shù)據(jù)和運算結(jié)果。 其實寄存器就是一種常用的時序邏輯電路， 但這種時序邏輯電路只包含存儲電路。 寄存器的存儲電路是由鎖存器或觸發(fā)器構(gòu)成的，因為一個鎖存器或觸發(fā)器能存儲1 位二進制數(shù)，所以由 N 個鎖存器或觸

15、發(fā)器可以構(gòu)成N 位寄存器。 觸發(fā)器是在時鐘的沿進行數(shù)據(jù)的鎖存的，而鎖存器是用電平使能來鎖存數(shù)據(jù)的。所以觸發(fā)器的 Q 輸出端在每一個時鐘沿都會被更新，而鎖存器只能在使能電平有效器件才會被更新。 有一些教科書里的觸發(fā)器實際是鎖存器。在FPGA 設計中建議如果不是必須那么應該盡量使用觸發(fā)器而不是鎖存器。鐘控 D 觸發(fā)器其實就是D 鎖存器，邊沿D 觸發(fā)器才是真正的 D 觸發(fā)器，鐘控 D 觸發(fā)器在使能情況下輸出隨輸入變化，邊沿觸發(fā)器只有在邊沿跳變的情況下輸出才變化。兩個D 鎖存器可以構(gòu)成一個D 觸發(fā)器 ,歸根到底還是dff 是邊沿觸發(fā)的，而latch 是電平觸發(fā)的。鎖存器的輸出對輸入透明的，輸入是什么，

16、輸出就是什么， 這就是鎖存器不穩(wěn)定的原因， 而觸發(fā)器是由兩個鎖存器構(gòu)成的一個主從觸發(fā)器，輸出對輸入是不透明的，必須在時鐘的上升/下降沿才會將輸入體現(xiàn)到輸出，所以能夠消除輸入的毛刺信號。觸發(fā)器與鎖存器的比較：1 、 latch 由電平觸發(fā)，非同步控制。在使能信號有效時 latch 相當于通路，在使能信號無效時latch 保持輸出狀態(tài)。 DFF 由時鐘沿觸發(fā)，同步控制。2 、 latch 對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生；DFF 則不易產(chǎn)生毛刺。3、如果使用門電路來搭建latch 和 DFF ，則 latch 消耗的門資源比DFF 要少，這是 latch 比 DFF 優(yōu)

17、越的地方。所以，在ASIC 中使用 latch 的集成度比 DFF高，但在 FPGA 中正好相反，因為 FPGA 中沒有標準的 latch 單元，但有DFF單元，一個LATCH 需要多個 LE 才能實現(xiàn)。 latch 是電平觸發(fā)，相當于有一個使能端，且在激活之后（在使能電平的時候）相當于導線了，隨輸出而變化。在非使能狀態(tài)下是保持原來的信號，這就可以看出和 flip-flop 的差別，其實很多時候 latch 是不能代替ff 的。4 、 latch 將靜態(tài)時序分析變得極為復雜。5 、目前 latch 只在極高端電的路中使用，如 intel 的 P4 等 CPU 。 FPGA 中有 latch 單

18、元，寄存器單元就可以配置成latch 單元，在 xilinx v2p 的手冊將該單元成為 register/latch 單元，附件是xilinx 半個 slice 的結(jié)構(gòu)圖。一般的設計規(guī)則是：在絕大多數(shù)設計中避免產(chǎn)生latch 。它會讓您設計的時序完蛋，并且它的隱蔽性很強，非老手不能查出。 latch 最大的危害在于不能過濾毛刺。這對于下一級電路是極其危險的。所以，只要能用 D 觸發(fā)器的地方，就不用 latch 。有些地方?jīng)]有時鐘，也只能用 latch 了。比如現(xiàn)在用一個clk 接到 latch 的使能端 （假設是高電平使能）,這樣需要的setup 時間， 就是數(shù)據(jù)在時鐘的下降沿之前需要的時間，但是如果是一個DFF ，那么 setup 時間就是在時鐘的上升沿需要的時間。這就說明如果數(shù)據(jù)晚于