組成原理 超前進(jìn)位加法器設(shè)計(jì)

1、計(jì)算機(jī)組成原理 實(shí) 驗(yàn) 報(bào) 告 專 業(yè)： 學(xué) 號(hào)： 學(xué)生姓名： 實(shí)驗(yàn)日期： 實(shí) 驗(yàn) 二一、 實(shí)驗(yàn)名稱：超前進(jìn)位加法器設(shè)計(jì)二、 實(shí)驗(yàn)?zāi)康模?1 掌握超前進(jìn)位加法器的原理及其設(shè)計(jì)方法。 2 熟悉CPLD 應(yīng)用設(shè)計(jì)及EDA 軟件的使用。三、 實(shí)驗(yàn)設(shè)備：PC 機(jī)一臺(tái)，TD-CMA 實(shí)驗(yàn)系統(tǒng)一套，排線若干。四、 實(shí)驗(yàn)內(nèi)容：1.了解加法器的工作原理，掌握超前進(jìn)位產(chǎn)生電路的設(shè)計(jì)方法. 2.正確將電路原理圖下載到試驗(yàn)箱中. 3.正確通過(guò)實(shí)驗(yàn)箱連線實(shí)現(xiàn)4位二進(jìn)制數(shù)的相加并得到正確結(jié)果五、 實(shí)驗(yàn)原理： 加法器是執(zhí)行二進(jìn)制加法運(yùn)算的邏輯部件，也是CPU 運(yùn)算器的基本邏輯部件（減法可以通過(guò)補(bǔ)碼相加來(lái)實(shí)現(xiàn)）。加法器又分

2、為半加器和全加器（FA），不考慮低位的進(jìn)位，只考慮兩個(gè)二進(jìn)制數(shù)相加，得到和以及向高位進(jìn)位的加法器為半加器，而全加器是在半加器的基礎(chǔ)上又考慮了低位過(guò)來(lái)的進(jìn)位信號(hào)。 表1-2-1 1 位全加器真值表 A、B 為2 個(gè)1 位的加數(shù)，Ci 為來(lái)自低位的進(jìn)位，S 為和，Co 為向高位的進(jìn)位，根據(jù)表1-2-1所示的真值表，可得到全加器的邏輯表達(dá)式為：S = ABCi + ABCi + ABCi + ABCiCo = AB+ ACi + BCi根據(jù)邏輯表達(dá)式，可得到如圖1-2-1 所示的邏輯電路圖。有了1 位全加器，就可以用它來(lái)構(gòu)造多位加法器，加法器根據(jù)電路結(jié)構(gòu)的不同，可以分為串行加法器和并行加法器兩種。串

3、行加法器低位全加器產(chǎn)生的進(jìn)位要依次串行地向高位進(jìn)位，其電路簡(jiǎn)單，占用資源較少，但是串行加法器每位和以及向高位的進(jìn)位的產(chǎn)生都依賴于低位的進(jìn)位，導(dǎo)致完成加法運(yùn)算的延遲時(shí)間較長(zhǎng)，效率并不高。 C0 = 0Ci+1 = AiBi + AiCi + BiCi = AiBi + (Ai + Bi)Ci設(shè)gi = AiBipi = Ai + Bi則有：Ci+1 = gi + piCi = gi + pi(gi-1 + pi-1Ci-1) = gi + pi(gi-1 + pi-1(gi-2 + pi-2Ci-2) = gi + pi (gi-1 + pi-1(gi-2 + pi-2(g0 + p0C0) =

4、 gi + pigi-1 + pipi-1gi-2 + + pipi-1p1g0 + pipi-1p1p0C0由于gi、pi 只和Ai、Bi 有關(guān)，這樣Ci+1 就只和Ai、Ai-1、A0，Bi、Bi-1、B0 及C0有關(guān)。所以各位的進(jìn)位Ci、Ci-1、C1 就可以并行地產(chǎn)生，這種進(jìn)位就叫超前進(jìn)位。定義Gi,j = gi + pigi-1 + pipi-1gi-2 + + pipi-1pj+1gjPi,j = pipi-1pj+1pj則有Gi,i = giPi,i = piGi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj

5、從而可以得到表1-2-2 所示的算法，該算法為超前進(jìn)位算法的擴(kuò)展算法，這里實(shí)現(xiàn)的是一個(gè)8 位加法器的算法。表1-2-2 超前進(jìn)位擴(kuò)展算法六、 實(shí)驗(yàn)步驟： (1) 根據(jù)上述加法器的邏輯原理使用 Quartus II 軟件編輯相應(yīng)的電路原理圖并進(jìn)行編譯，其在EPM1270 芯片中對(duì)應(yīng)的引腳如圖1-2-7 所示，框外文字表示I/O 號(hào)，框內(nèi)文字表示該引腳的含義（本實(shí)驗(yàn)例程見(jiàn)安裝路徑CpldAdderAdder.qpf工程）。 (2) 關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，按圖1-2-8 連接實(shí)驗(yàn)電路。 (3) 打開(kāi)實(shí)驗(yàn)系統(tǒng)電源，將生成的POF 文件下載到EPM1270 中去。 (4) 以CON 單元中的SD17SD10

6、 八個(gè)二進(jìn)制開(kāi)關(guān)為被加數(shù)A，SD07SD00 八個(gè)二進(jìn)制開(kāi)關(guān)為加數(shù)B，K7 用來(lái)模擬來(lái)自低位的進(jìn)位信號(hào)，相加的結(jié)果在CPLD 單元的L7L0 八個(gè)LED燈顯示，相加后向高位的進(jìn)位用CPLD 單元的L8 燈顯示。給A 和B 置不同的數(shù)，觀察相加的結(jié)果。七、 實(shí)驗(yàn)結(jié)果 1、輸入:00100000 00110000 結(jié)果:01010000 2、輸入:10100001 01100001 結(jié)果:100000010八、 心得體會(huì) 實(shí)驗(yàn)的過(guò)程不僅體現(xiàn)了我們的動(dòng)手能力，還考察了我們對(duì)所學(xué)內(nèi)容的掌握程度，協(xié)助我們更加清晰地了解我們所學(xué)習(xí)的東西。本次實(shí)驗(yàn)讓我知道了，相比于其他加法器，超前進(jìn)位加法器最大優(yōu)點(diǎn)在于減少了進(jìn)位等待延遲，大大提高了