鏡像加法器電路與版圖設(shè)計(jì)

1、成 績(jī) 評(píng) 定 表 學(xué)生姓名 班級(jí)學(xué)號(hào) 專 業(yè) 課程設(shè)計(jì)題目 ；評(píng)語(yǔ)組長(zhǎng)簽字：成績(jī)?nèi)掌?年 月 日課程設(shè)計(jì)任務(wù)書學(xué) 院 學(xué)生姓名 課程設(shè)計(jì)題目鏡像加法器電路與版圖設(shè)計(jì)實(shí)踐教學(xué)要求與任務(wù):1.用tanner軟件中的S-Edit編輯鏡像加法器和D觸發(fā)器電路原理圖。2.用tanner軟件中的TSpice對(duì)鏡像加法器和D觸發(fā)器電路進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制鏡像加法器和D觸發(fā)器版圖，并進(jìn)行DRC驗(yàn)證。4.用tanner軟件中的TSpice對(duì)版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對(duì)電路網(wǎng)表進(jìn)行LVS檢驗(yàn)觀察原理圖與版圖的匹配程度。工

2、作計(jì)劃與進(jìn)度安排:第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計(jì)。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗(yàn)證。周五：寫報(bào)告書，驗(yàn)收。指導(dǎo)教師： 201 年 月 日專業(yè)負(fù)責(zé)人：201 年 月 日學(xué)院教學(xué)副院長(zhǎng)：201 年 月 日目 錄1.緒 論31.1設(shè)計(jì)背景31.2設(shè)計(jì)目標(biāo)32.電路設(shè)計(jì)32.1鏡像加法器32.1.1 鏡像加法器的電路結(jié)構(gòu)32.1.2 鏡像加法器電路仿真32.1.3 鏡像加法器的版圖繪制3鏡像加法器的版圖電路仿真32.1.5 版圖與電路圖LVS匹配驗(yàn)證32.2 D觸發(fā)器32.2.1 D觸發(fā)器的電路結(jié)構(gòu)32.2

3、.2 D觸發(fā)器電路仿真32.2.3 D觸發(fā)器的版圖繪制32.2.4 D觸發(fā)器的版圖電路仿真32.2.5 版圖與電路圖LVS匹配驗(yàn)證3總 結(jié)3參考文獻(xiàn)3附錄A：鏡像加法器原理圖網(wǎng)表與版圖網(wǎng)表3附錄B：D觸發(fā)器電路圖網(wǎng)表與版圖網(wǎng)表31.緒 論1.1設(shè)計(jì)背景 Tanner集成電路設(shè)計(jì)軟件是由Tanner Research 公司開發(fā)的基于Windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國(guó)內(nèi)應(yīng)用廣泛，具有很高知名度。 L-Edit Pr

4、o是Tanner EDA軟件公司所出品的一個(gè)IC設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從IC設(shè)計(jì)到輸出，以及最后的加工服務(wù)，完全可以媲美百萬(wàn)美元級(jí)的IC設(shè)計(jì)軟件。L-Edit Pro包含IC設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計(jì)規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設(shè)計(jì)布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個(gè)完整的IC設(shè)計(jì)與驗(yàn)證解決方案。L-Edit

5、Pro豐富完善的功能為每個(gè)IC設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。1.2設(shè)計(jì)目標(biāo)1.用tanner軟件中的S-Edit編輯鏡像加法器和D觸發(fā)器電路原理圖。2.用tanner軟件中的TSpice對(duì)鏡像加法器和D觸發(fā)器電路進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制鏡像加法器和D觸發(fā)器版圖，并進(jìn)行DRC驗(yàn)證。4.用tanner軟件中的TSpice對(duì)版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對(duì)電路網(wǎng)表進(jìn)行LVS檢驗(yàn)觀察原理圖與版圖的匹配程度。2.電路設(shè)計(jì)2.1 鏡像加法器2.1.1 鏡像加法器的電路結(jié)構(gòu)鏡像加法器是一個(gè)經(jīng)過(guò)改進(jìn)的加法器電

6、路，首先，它取消了進(jìn)位反相門；其次，門的PUN和PDN網(wǎng)絡(luò)不再是對(duì)偶的，而是巧妙地實(shí)現(xiàn)了進(jìn)位傳播/產(chǎn)生/取消功能當(dāng)D（D= (A+B)）或者G（G=AB）為高時(shí)，C 0 分別被置為VDD或GND。當(dāng)滿足進(jìn)位傳播條件時(shí)（即P=AB為1），輸入位以反相的形式傳播到C 0，這一結(jié)構(gòu)的全加器單元僅需要24個(gè)晶體管，使面積和延時(shí)都有相當(dāng)程度的減少。 其真值表如下表2.1所示：表2.1 鏡像加法器真值表A B Ci!C!S0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11110100010010110鏡像加法器原理圖如圖2.1所示（注意，輸出為!C與!S）：圖2.1 鏡像加

7、法器的原理圖2.1.2 鏡像加法器電路仿真 使用TSpice對(duì)原理圖進(jìn)行仿真。 首先，生成電路網(wǎng)表，如圖2.2。圖2.2 生成原理圖電路網(wǎng)表 給觸發(fā)器的輸入端A、B、Ci分別加入激勵(lì)信號(hào)。仿真中高電平為Vdd=5V，低電平為Gnd，并添加輸入上生下降時(shí)間為10ns。進(jìn)行仿真，輸出波形。波形圖如下圖2.3。圖2.3 鏡像加法器電路輸入輸出波形圖2.1.3 鏡像加法器的版圖繪制 用L-Edit版圖繪制軟件對(duì)鏡像加法器電路進(jìn)行版圖繪制，版圖結(jié)果如圖2.4。圖2.4 帶復(fù)位端的D觸發(fā)器電路版圖 進(jìn)行DRC檢測(cè)，檢測(cè)是否滿足設(shè)計(jì)規(guī)則。如圖2.5。圖2.5 DRC驗(yàn)證結(jié)果 鏡像加法器的版圖電路仿真 同原理

8、圖仿真相同，首先生成電路網(wǎng)表。如圖2.6。圖2.6 生成版圖電路網(wǎng)表 添加激勵(lì)，觀察輸入輸出波形，波形如圖2.7。圖2.7 鏡像加法器電路版圖輸入輸出波形圖 鏡像加法器電路的版圖仿真波形與原理圖的仿真波形，基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的邏輯設(shè)計(jì)正確無(wú)誤。2.1.5 版圖與電路圖LVS匹配驗(yàn)證 對(duì)鏡像加法器的電路與其版圖進(jìn)行LVS檢查驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查鏡像加法器原理圖與版圖的匹配程度。首先導(dǎo)入網(wǎng)表，如下圖所示：圖2.8 導(dǎo)入網(wǎng)表輸出結(jié)果如圖2.9。圖2.9 電路LVS檢查匹配圖 網(wǎng)表匹配，設(shè)計(jì)無(wú)誤。2.2 D觸發(fā)器2.2.1 D觸發(fā)器的電

9、路結(jié)構(gòu)本次設(shè)計(jì)采用主從結(jié)構(gòu)構(gòu)造一個(gè)正邊沿出發(fā)的D觸發(fā)器，它由一個(gè)負(fù)鎖存器（主級(jí)）串聯(lián)一個(gè)正鎖存器(從級(jí))構(gòu)成。當(dāng)時(shí)鐘處于低電平時(shí)（!clk=1），主級(jí)采樣輸入，從級(jí)處于維持狀態(tài)，即數(shù)據(jù)鎖存狀態(tài)；當(dāng)時(shí)鐘上升到高電平時(shí)，主級(jí)停止采樣輸入并進(jìn)入維持狀態(tài)，從級(jí)將主級(jí)采樣的輸入復(fù)制到輸出Q上。使用tanner軟件中的原理圖編輯器S-Edit編輯D觸發(fā)器電路原理圖。原理圖如圖2.10所示：圖2.10 D觸發(fā)器原理圖2.2.2 D觸發(fā)器電路仿真使用TSpice對(duì)原理圖進(jìn)行仿真。首先，生成電路網(wǎng)表，如圖2.11。圖2.11 生成原理圖電路網(wǎng)表然后給觸發(fā)器的輸入端加入clk激勵(lì)信號(hào)，信號(hào)D端加入信號(hào)。仿真中高電

10、平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時(shí)間。進(jìn)行仿真，輸出波形。波形圖如下圖2.12。圖2.12 D觸發(fā)器的電路仿真波形2.2.3 D觸發(fā)器的版圖繪制用L-Edit版圖繪制軟件對(duì)帶復(fù)位端D觸發(fā)器電路進(jìn)行版圖繪制，版圖結(jié)果如圖2.13。圖2.13 D觸發(fā)器版圖對(duì)版圖進(jìn)行DRC驗(yàn)證。圖2.14 D觸發(fā)器版圖的DRC驗(yàn)證2.2.4 D觸發(fā)器的版圖電路仿真同原理圖仿真相同，首先生成電路網(wǎng)表。如圖2.15。圖2.15 版圖生成網(wǎng)表添加激勵(lì)、電源和地，同時(shí)觀察輸入輸出波形，波形如圖2.16。圖2.16 D觸發(fā)器版圖輸入輸出波形 版圖與電路圖LVS匹配驗(yàn)證對(duì)D觸發(fā)器的版圖與電路圖進(jìn)行LVS檢查

11、驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查D觸發(fā)器電路原理圖與版圖的匹配程度。首先導(dǎo)入網(wǎng)表，如圖2.17所示。 然后進(jìn)行匹配驗(yàn)證，結(jié)果如圖2.18所示。圖2.17 導(dǎo)入D觸發(fā)器版圖與電路圖的網(wǎng)表圖2.18 電路LVS檢查匹配圖網(wǎng)表匹配，設(shè)計(jì)無(wú)誤總 結(jié)通過(guò)兩周的課程設(shè)計(jì)學(xué)習(xí)，綜合運(yùn)用所學(xué)的知識(shí)完成了設(shè)計(jì)任務(wù)。使我更進(jìn)一步熟悉了專業(yè)知識(shí)，并深入掌握仿真方法和工具、同時(shí)為畢業(yè)設(shè)計(jì)打基礎(chǔ)的實(shí)踐環(huán)節(jié)。進(jìn)一步熟悉設(shè)計(jì)中使用的主流工具，學(xué)習(xí)了良好的技術(shù)文檔撰寫方法；了解后端設(shè)計(jì)；加深綜合對(duì)所學(xué)課程基礎(chǔ)知識(shí)和基本理論的理解好掌握，培養(yǎng)了綜合運(yùn)用所學(xué)知識(shí)，獨(dú)立分析和解決工程技術(shù)問(wèn)題的能力；培

12、養(yǎng)了在理論計(jì)算、制圖、運(yùn)用標(biāo)準(zhǔn)和規(guī)范、查閱設(shè)計(jì)手冊(cè)與資料以及應(yīng)用工具等方面的能力，逐步樹立正確的設(shè)計(jì)思想。 通過(guò)對(duì)典型IC集成電路的原理圖和版圖的繪制及仿真，對(duì)模擬電路的工作原理有了進(jìn)一步的了解。再借助tanner軟件模擬電路的原理圖繪制及其版圖生成，熟悉了tanner在此方面的應(yīng)用，增強(qiáng)了計(jì)算機(jī)輔助電路模擬與設(shè)計(jì)的信心。參考文獻(xiàn)1 鐘文耀,鄭美珠.CMOS電路模擬與設(shè)計(jì)基于tanner.全華科技圖書股份有限公司印行,2006.2 劉剛等著.微電子器件與IC設(shè)計(jì)基礎(chǔ).第二版.科學(xué)出版社,2009.3 張志剛等著. 模擬電路版圖的藝術(shù). 科學(xué)出版社，2009附錄A：鏡像加法器原理圖網(wǎng)表與版圖網(wǎng)表

13、A.1 鏡像加法器原理圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jun 5, 2013 at 06:28:08.include "C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.md"Vdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 100n 200n)VB B Gnd PULSE (5 0 50n 10n 10n 100n 200n)VCi Ci Gnd PULSE (0 5 20n 10n 10n

14、 100n 200n).tran/op 1n 800n method=bdf.print tran v(!S) v(!C) v(A) v(B) v(Ci)* Waveform probing be.options probefilename="C:UsersAdministratorDesktoptannerS-Editlibraryadd.dat"+ probesdbfile="C:UsersAdministratorDesktoptannerS-EditHANFENGadd.sdb"+ probetopmodule="

15、;add"* Main circuit: addM1 N19 A Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M2 !C A N4 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M3 N4 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M4 N18 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M5 !C Ci N18 Gnd NMOS L=2u W=8u AD

16、=66p PD=24u AS=66p PS=24u M6 N18 A Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M7 N19 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M8 N19 Ci Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M9 N12 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M10 !S !C N19 Gnd NMOS L=2u W=8u

17、AD=66p PD=24u AS=66p PS=24u M11 !S Ci N13 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M12 N13 A N12 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M13 N17 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM14 N3 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM15 N17 A Vdd Vdd PMOS L=2u W

18、=16u AD=66p PD=24u AS=66p PS=24uM16 !C A N3 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM17 !C Ci N17 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM18 !S !C N16 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM19 N16 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM20 N16 Ci Vdd Vdd PMOS L=

19、2u W=16u AD=66p PD=24u AS=66p PS=24uM21 N16 A Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM22 N14 A N15 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM23 N15 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM24 !S Ci N14 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24u* End of main circui

20、t: addA.2 鏡像加法器版圖網(wǎng)表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersAdministratorDesktoptannerLEdit90HANFENGadd!.tdb* Cell: addVersion 1.33* Extract Definition File: .SamplesSPRexample1lights.ext* Extract Date and Time: 06/09/2013 - 09:34.in

21、clude C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 100n 200n)VB B Gnd PULSE (5 0 50n 10n 10n 100n 200n)VCi Ci Gnd PULSE (0 5 20n 10n 10n 100n 200n).tran/op 1n 800n method=bdf.print tran v(!S) v(!C) v(A) v(B) v(Ci)* Waveform probing b

22、e* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Pol

23、y1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capac

24、itor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = !S (147.5,15.5)* 8 = Ci (-30.5,-11)* 9 = B (-20.5,-9)* 10 = A (-9.5,-4.5)* 11 = GND (73.5,-37)* 12 = VDD (26,50.5)* 13 = !C (38.5,16)M1 !S Ci 7 VDD PMOS L=2u W=16u * M1 DRAIN GATE SOURCE BULK (134.5 26 136.5 42) M2 VDD Ci 3 VDD PMOS L=2u

25、 W=16u * M2 DRAIN GATE SOURCE BULK (92 27 94 43) M3 6 B VDD VDD PMOS L=2u W=16u * M3 DRAIN GATE SOURCE BULK (123 26 125 42) M4 3 B VDD VDD PMOS L=2u W=16u * M4 DRAIN GATE SOURCE BULK (82 27 84 43) M5 VDD A 3 VDD PMOS L=2u W=16u * M5 DRAIN GATE SOURCE BULK (72 27 74 43) M6 7 A 6 VDD PMOS L=2u W=16u *

26、 M6 DRAIN GATE SOURCE BULK (129 26 131 42) M7 3 !C !S VDD PMOS L=2u W=16u * M7 DRAIN GATE SOURCE BULK (62 27 64 43) M8 !S Ci 5 GND NMOS L=2u W=8u * M8 DRAIN GATE SOURCE BULK (134.5 2.5 136.5 10.5) M9 GND Ci 2 GND NMOS L=2u W=8u * M9 DRAIN GATE SOURCE BULK (92 -0.5 94 7.5) M10 4 B GND GND NMOS L=2u W

27、=8u * M10 DRAIN GATE SOURCE BULK (123 2.5 125 10.5) M11 2 B GND GND NMOS L=2u W=8u * M11 DRAIN GATE SOURCE BULK (82 -0.5 84 7.5) M12 GND A 2 GND NMOS L=2u W=8u * M12 DRAIN GATE SOURCE BULK (72 -0.5 74 7.5) M13 5 A 4 GND NMOS L=2u W=8u * M13 DRAIN GATE SOURCE BULK (129 2.5 131 10.5) M14 2 !C !S GND N

28、MOS L=2u W=8u * M14 DRAIN GATE SOURCE BULK (62 -0.5 64 7.5) M15 14 Ci !C VDD PMOS L=2u W=16u * M15 DRAIN GATE SOURCE BULK (-30.5 27 -28.5 43) M16 VDD B 17 VDD PMOS L=2u W=16u * M16 DRAIN GATE SOURCE BULK (23 27 25 43) M17 VDD B 14 VDD PMOS L=2u W=16u * M17 DRAIN GATE SOURCE BULK (-20.5 27 -18.5 43)

29、M18 17 A !C VDD PMOS L=2u W=16u * M18 DRAIN GATE SOURCE BULK (16.5 27 18.5 43) M19 14 A VDD VDD PMOS L=2u W=16u * M19 DRAIN GATE SOURCE BULK (-9.5 27 -7.5 43) M20 15 Ci !C GND NMOS L=2u W=8u * M20 DRAIN GATE SOURCE BULK (-30.5 0.5 -28.5 8.5) M21 GND B 16 GND NMOS L=2u W=8u * M21 DRAIN GATE SOURCE BU

30、LK (23 0.5 25 8.5) M22 GND B 15 GND NMOS L=2u W=8u * M22 DRAIN GATE SOURCE BULK (-20.5 0.5 -18.5 8.5) M23 16 A !C GND NMOS L=2u W=8u * M23 DRAIN GATE SOURCE BULK (16.5 0.5 18.5 8.5) M24 15 A GND GND NMOS L=2u W=8u * M24 DRAIN GATE SOURCE BULK (-9.5 0.5 -7.5 8.5) * Total Nodes: 17* Total Elements: 24

31、* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.END附錄B：D觸發(fā)器電路圖網(wǎng)表與版圖網(wǎng)表B.1 D觸發(fā)器電路圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jun 26, 2013 at 18:01:49.include "C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.md"Vdd Vd

32、d Gnd 5Vclk clk Gnd PULSE (0 5 0n 10n 10n 50n 120n)V!clk !clk Gnd PULSE (5 0 0 10n 10n 50n 120n)Vin D Gnd PULSE (0 5 30n 10n 10n 30n 80n).print tran v(clk) v(!clk) v(D) v(Q) .tran/op 1n 800n method=bdf* Waveform probing be.options probefilename="C:UsersAdministratorDesktoptannerS-Ed

33、itHANFENGdff.dat"+ probesdbfile="C:UsersAdministratorDesktoptannerS-EditHANFENGdff.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 N18 qm Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M2 N18 clk N2 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M3 N1 D Gnd Gnd N

34、MOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M4 N1 !clk N2 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M5 qm N2 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M6 N9 qm Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M7 N10 Q Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M8 Q N6 Gnd Gnd N

35、MOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M9 N10 !clk N6 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M10 N9 clk N6 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M11 N18 qm Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM12 N18 !clk N2 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM13 N1 D V

36、dd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM14 N1 clk N2 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM15 qm N2 Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM16 N9 qm Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM17 N10 Q Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM18 Q

37、N6 Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM19 N10 clk N6 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM20 N9 !clk N6 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0B.2 D觸發(fā)器版圖網(wǎng)表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Versi

38、on 9.00 ;* TDB File: C:UsersAdministratorDesktoptannerLEdit90HANFENGdff.tdb* Cell: Cell0Version 1.24* Extract Definition File: .SamplesSPRexample1lights.ext* Extract Date and Time: 07/03/2013 - 11:02.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5Vclk0 clk Gnd PULSE (0

39、 5 0n 10n 10n 50n 120n)V!clk0 !clk Gnd PULSE (5 0 0 10n 10n 50n 120n)Vin VD Gnd PULSE (0 5 30n 10n 10n 30n 80n).print tran v(clk) v(!clk) v(VD) v(Q) .tran/op 1n 800n method=bdf* Waveform probing be* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Re

40、sistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff R

41、esistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 2 = Q (206,15.5)* 6 = Vdd (63,42)

42、* 7 = Gnd (78.5,-9)* 8 = VD (4.5,14)* 9 = !clk (62.5,61)* 10 = clk (60.5,52)M1 3 clk 1 Vdd PMOS L=2u W=16u * M1 DRAIN GATE SOURCE BULK (135.5 21 137.5 37) M2 1 !clk 4 Vdd PMOS L=2u W=16u * M2 DRAIN GATE SOURCE BULK (127.5 21 129.5 37) M3 Q 1 Vdd Vdd PMOS L=2u W=16u * M3 DRAIN GATE SOURCE BULK (180.5 21 182.5 37) M4 Vdd Q 3 Vdd PMOS L=2u W=16u * M4 DRAIN GATE SOURCE BULK (157 21