硬件設(shè)計經(jīng)驗匯編V1.1

1、硬件設(shè)計經(jīng)驗匯編編寫人： 目錄1.關(guān)于PCB布線11.1.疊層11.2.關(guān)于布局41.3關(guān)于地平面61.4關(guān)于電地切割71.5關(guān)于阻抗控制71.6關(guān)于端接81.7關(guān)于布線121.7.1幾個注意事項121.7.2關(guān)于高頻信號線131.7.3關(guān)于時鐘線131.7.4關(guān)于差分信號141.7.5關(guān)于信號線長度161.7.6考慮焊接工藝172關(guān)于原理圖172.3器件和信號線的方向172.4CMOS電路的輸入不能懸空172.5必須牢固記住172.6電源引腳必須考慮高頻和低頻去耦電容172.7低有效的信號要加標(biāo)志183PCB布線后的檢查184附錄：TTL與非門和CMOS與非門電路195參考文獻20211.

2、關(guān)于PCB布線1.1. 疊層做一個PCB首先要考慮的是需要多少層以及各層的定義和排列。首先要考慮需要幾個信號層，這與PCB的物理尺寸、元器件密度、器件封裝、Trace的多少以及寬度有關(guān)。對于BGA封裝的器件，要考慮需要多少層才能將每個Pin的Trace引到外邊。考慮PCB的成品率，Trace的最小寬度推薦為6 mil。對于有4圈BGA封裝的器件，最少3層信號線即可將每個Pin的Trace引到外邊，對于有6圈BGA封裝的器件，最少5層信號線即可將每個Pin的Trace引到外邊。第2就是考慮需要幾個電、地層。這與工作頻率及阻抗控制有關(guān)。對于高頻PCB，需要阻抗控制，那么需要幾個電地層呢，原則上是使

3、得每個信號層都有一個相鄰的完整的（而不是切割的）電或地參考平面。如果有切割的電源平面，則不能將其放在臨近信號層。疊層舉例：l 4層板 第1層 信號 第2層 地 第3層 電源 第4層 信號對于4層板，關(guān)鍵信號布在第1層。電源層最好不是切割的。l 6層板6層板疊層方法1： 第1 層 信號 第2 層 GND 第3 層 信號 第4 層 信號 第5層 Power 第6 層 信號 這種6層板疊層方法有4個信號層，電源層最好不要切割。如果要切割，注意臨近電源層的高頻信號線要在同一個電源平面內(nèi)走線，不要跨越切割的溝，如果不可避免，則要將這樣的高頻信號線布在第1層或第3層。6層板疊層方法2： 第1 層 信號 第

4、2 層 GND 第3 層 信號 第4 層 Power （允許切割） 第5層 GND 第6 層 信號 這種6層板疊層方法是理想的，每個信號層都臨近一個地平面，電地層相鄰，電源層不作為參考平面，允許電源層是一個切割的電源層。對于4圈BGA封裝的器件而且PCB的物理尺寸稍大，可以采樣這種方法。l 8層板8層板疊層方法 第1 層 信號 第2 層 GND 第3 層 信號 第4 層 電源1（允許切割） 第5層 電源2（允許切割） 第6 層 信號 第7 層 GND 第8層 信號這種8層板疊層方法4個信號層，2個地層，2個電源層。這2個電源層不作為參考平面，都允許是切割的，對于交換機主板有多種電源，電源層切割

5、的很碎，適于這種疊層。l 10層板10層板疊層方法 第1 層 信號1 填充 第2 層 GND core 第3 層 信號2 填充 第4 層 信號3 core 第5層 完整的電源層 填充 第6 層 信號4 core 第7 層 允許切割的電源層 填充 第8層 信號5 core 第9層 GND 填充 第10層 信號6這種10層板疊層方法有6個信號層，每個信號層都臨近一個完整的地或電源平面，便于阻抗控制，第7層是一個允許切割的電源平面，對于交換機主板，常有多種電源供電，建議將這些電源都集中放在第7層，而第5層放一個完整的單電源平面。1.2. 關(guān)于布局l 將數(shù)字部分、模擬部分分開為獨立的區(qū)域。在所有層中，

6、數(shù)字信號只能在數(shù)字區(qū)內(nèi)布線，模擬信號只能在模擬區(qū)內(nèi)布線。數(shù)字信號的返回通路不能跑到模擬區(qū)域。在高頻時，信號返回通路是信號線正上方或正下方的地平面或電源平面。l 盡可能使用表貼器件而不用雙列直插器件，EEPROM和FLASH使用表貼器件。盡量焊在板上而不用插座。IC座對EMC 很不利，安裝在座上的可編程只讀存儲器的發(fā)射及敏感特性經(jīng)常會使一個本來良好的設(shè)計變壞。因此，應(yīng)該采用直接焊接到電路板上的表貼器件。l 在滿足要求的情況下盡量選用低速器件，能用HC就不用AC，不選用大驅(qū)動器件。l 使用的電容尺寸盡可能小，高頻去耦電容靠近電源Pin，以增強濾波效果。每一個小芯片的電源Pin至少有一個高頻濾波電容

7、與之靠近。電源Pin與濾波電容的連線寬度與Pad同寬，以減小寄生電感。每一個大芯片至少有一個蓄能電容（10uF，最好不用電解電容，而用鉭電容，因為電解電容是兩層薄片卷起來的，在高頻時表現(xiàn)為電感）。電解電容邊上加一個小的高頻旁路電容。l 串聯(lián)的端接電阻靠近驅(qū)動端，并聯(lián)端接以及上拉下拉電阻放在負(fù)載端。l 晶振的電源Pin要接1個0.1u去耦電容和1個0.01uF去耦電容。晶振的電源Pin要經(jīng)過1個磁珠然后再接電源。時鐘驅(qū)動器和晶振的下面不要走線，且要鋪銅到地形成一個局部地平面，這個局部地平面除了器件的地Pin以外再增加2個孔到地平面，局部地平面不加阻焊。l 晶振和時鐘芯片靠近負(fù)載端，以使得布線長度

8、最短。l RJ45與變壓器盡量靠近。變壓器與PHY芯片的距離可以大一些。l 使用多層板。便于實現(xiàn)阻抗控制，而且信號返回路徑最短，減少串?dāng)_和輻射。l 布局時要設(shè)法使得PCB上出現(xiàn)的樹樁（stub）最短或者消除。例1：8245CPU板，有一個晶振和一個CY2305芯片，還有一個PMC連接器。其LAYOUT如下圖所示：當(dāng)CPU插在主板上工作時，PCICLK由主板提供，此時不安裝晶振Y1，那么布局布線時就要使得Y1的Pin 3落在PCICLK的Trace上，這樣，當(dāng)不安裝Y1時，在PCICLK的Trace上就不會出現(xiàn)樹樁。又如，當(dāng)CPU單獨工作時，PCICLK時鐘信號由晶振Y1提供，布局時就要使得Y1

9、和CY2305靠近PMC連接器。在CPU單獨工作時PMC連接器是懸空的，Y1的Pin 3到PMC之間的樹樁最短。如果布局時Y1距離PMC較遠，則這個樹樁就要變長。例2：PCI接口的IDSEL信號連接一個PCI尋址的設(shè)備都有一個設(shè)備選擇線“IDSEL”，這個IDSEL可以連接PCI總線AD(16:31)中的任一條線，為了增加選擇的靈活性，常常在原理圖上提供選擇多個AD線的可能。如圖2所示： JUMP AD31 IDSEL AD30 AD29 PCI設(shè)備 PCI連接器圖2 IDSEL 選擇邏輯圖中AD30、AD31的Trace經(jīng)過JUMP的結(jié)點，沒有形成樹樁，而AD29則形成了樹樁（粗線所示）。例

10、3：測試點要落在Trace上 TP1 芯片 TP2圖中TP1是正確的布局，TP2是不正確的布局。1.3 關(guān)于地平面l 當(dāng)使用高速邏輯和時鐘時，電源平面可能輻射RF能量到自由空間（如圖3所示）。 RF 電源平面 地平面 圖3 電源平面與地平面大小一致，RF能量輻射到自由空間在電磁兼容要求高的情況下，為了減小這種邊緣效應(yīng)，所有電源平面的尺寸要小于地平面尺寸，要比地平面的邊沿縮進“20H”距離”。如圖4所示。這里H為電源平面到最近地平面的距離。例如：若H=8 mil (0.2mm)，則20H=160mil (4mm) RF 電源平面 H 地平面 20H圖4 電源平面小于地平面20H，RF能量的70%

11、被地平面吸收l 在可能的情況下，電源平面與地平面的距離盡量近。1.4 關(guān)于電地切割l 有的器件多電源供電，這就要在電源平面上切割成多個區(qū)域。這樣的電源層要放在允許切割的電源層。不能作為計算特性阻抗的參考平面。用作參考平面的電源層應(yīng)該是完整的，不切割的。如果一個4層板（只有一個電源層）有2種供電電源，那么如何解決呢，首選的方法是不要在電源平面上開溝，其中一個電源在信號層上用粗線連接，電源層仍保持完整的平面，。如果要開溝，則要使得高頻信號線布在第1層（以第2層的地平面作為參考平面），若一定要布在第4層（以第3層的電源平面作為參考平面），則要調(diào)整電源開溝的區(qū)域，使得高頻信號線不跨越電源平面切割的縫隙

12、。l 為了獲得理想的特性阻抗，原則上地平面是不允許開溝的。但是，有的系統(tǒng)有多個模擬地。需要在地平面上開辟出幾個小島當(dāng)做模擬地。這些小島盡量開的要小，使得鄰近該地平面的高頻信號的走線不跨越切割縫隙。如果模擬地分布的較遠，可以對這個模擬地開辟2個小島，在信號層使用粗線搭接一個橋。l 電地切割的縫隙大于50 mil。1.5 關(guān)于阻抗控制對于高頻PCB，阻抗控制至關(guān)重要，否則將不能正常工作。例如，100MHz SDRAM的PCB特性阻抗要求是55±10%，在PCB布線和制板時就要滿足這個要求。PCB特性阻抗公式為：微帶線特性阻抗 Z0= (87/squ (Er+1.41)*ln (5.98h

13、 / (0.8w+t) ()(1)對稱單帶狀線特性阻抗 Z060 /squ (Er) ln (4b/0.67(0.8w+t) ().(2)差分微帶線特性阻抗 Zdiff 2 Z0 (1-0.48e-0.96D/H ) ().(3)差分帶狀線特性阻抗Zdiff 2 Z0 (1-0.347e-2.9D/H ) ().(4)式中 squ 表示開平方Er 介電常數(shù)，隨頻率的升高而降低H 信號Trace到參考平面的距離 (英寸)W 線寬 (英寸)T 線厚 （英寸）b 表示信號線相鄰2個參考平面之間的距離D 表示差分線間距雙帶狀線特性阻抗Z0=(80/squ(Er)*(1-H/(4(H+C+T)* ln(

14、1.9*(2H+T)/(0.8W+T) ().(5) 其中，H+C+T為到遠基準(zhǔn)層距離H為到近基準(zhǔn)層距離由特性阻抗公式可以看出，特性阻抗與PCB的介電常數(shù)、信號線到參考平面的距離以及信號線的寬度、厚度有關(guān)，為了滿足特性阻抗的要求。要向制板廠提出各敷銅層以及各介質(zhì)層的厚度要求。1.6 關(guān)于端接端接技術(shù)是為了消弱信號波形的反射和振鈴，理想的數(shù)字信號波形是方波，實際的信號波形常常是一個漸進穩(wěn)定的阻尼振蕩過程，即衰減的振鈴現(xiàn)象。這是由于傳輸線特性阻抗與負(fù)載阻抗失配而形成的反射造成的。當(dāng)負(fù)載阻抗大于傳輸線特性阻抗時，負(fù)載端吸收不了源端送來的能量，多余的能量就反射回源端，這時反射為正。當(dāng)負(fù)載阻抗小于傳輸線

15、特性阻抗時，負(fù)載試圖消耗比當(dāng)前源端提供的能量更多的能量，也形成反射，這時反射為負(fù)。當(dāng)器件的邊緣速率低時，反射到源端時，波形仍處于上升沿期間，這時就不影響源端跳變后的電平，因而無影響，即邊緣速率低時可以不考慮反射。而當(dāng)邊緣速率高時，反射波反射回源端時，源端已經(jīng)完成了電平轉(zhuǎn)換，這時就形成了衰減的振蕩過程。消弱反射的方法是端接。使得負(fù)載阻抗與傳輸線阻抗趨于一致。如何確定一個Trace要不要端接。使用以下方法：準(zhǔn)備知識微帶線單位長度延遲 （微帶傳輸線是指表層Trace）空載單位長度傳遞延遲 tpt = 1.017 squ (0.475Er + 0.67 ) (ns/ft ).(6)帶負(fù)載單位長度傳遞延

16、遲 tptl=tpt squ (1+Cd/C0 ) (7)帶狀線單位長度延遲（帶狀傳輸線是指內(nèi)層Trace）空載單位長度傳遞延遲 tpt = 1.017 squ (Er ) (ns/ft) (8)帶負(fù)載單位長度傳遞延遲 tptl=tpt squ (1+Cd/C0 ). .(9)式中 squ 表示開平方Er 介電常數(shù)Cd 分布電容（總的輸入電容除以Trace長度）pF/inC0 Trace 的內(nèi)在電容，C0=1000 tpd/Z0 pF/in(10)（空載時單位長度延遲除以線的特性阻抗，若tpd 單位是ns/in，則C0 單位是pF/in）設(shè)1個Trace長度為L，驅(qū)動它的器件邊緣速率為tr，帶

17、負(fù)載單位長度延遲為tpdl，若信號的邊緣速率等于波形在線上往返的時間，此時的Trace長度定義為可不加端接的最大允許長度，稱為Lmax ，即 tr = 2 ( Lmax tpdl ) Lmax = tr /2 tpdl .(11)根據(jù) (11) 式求出Lmax，若你的實際Trace長度小于Lmax，則不需要端接，否則需要端接。例如：微帶線實際trace長度20cm=8 in，線寬0.008in，線厚1盎司（0.0014 in），1個負(fù)載，每個負(fù)載電容7pF，信號線到參考平面的距離 0.006in，介電常數(shù) Er = 4.7，tr =1.5ns， 問要不要端接。步驟：(1) 先求出特性阻抗Z0

18、(2) 根據(jù) (8) 式求出空載單位長度延遲tpt (3) 求出分布電容Cd（總的輸入電容除以Trace長度）(4) 根據(jù) (10) 式求出C0(5) 根據(jù) (9) 式求出tptl=tpt squ (1+Cd/C0 )(6) 根據(jù) (11) 式求出Lmax，比較實際Trace長度L與Lmax大小。若L小于Lmax則不需要端接，否則需要端接。對于次例，求出Z0 =53，tpt =1.017 squ (0.475Er + 0.67 ) =1.017 squ (0.475*4.7 + 0.67 ) =1.017squ 2.9=1.73 ns/ft (0.144ns/in)Cd= (7*1 pF) /

19、8 in = 0.875 pF/inC0 = 1000tpd/Z0 =1000*0.144/53=2.71 pF/inTptl =tpt squ (1+Cd/C0 )=0.144 squ (1+0.875/2.71)=0.144squ1.32= 0.165 ns/inLmax= tr /2 tpdl =1.5/2*0.165 =4.5 in因為實際Trace長度8in大于Lmax=4.5in，所以需要端接。當(dāng)我們在PCB布線時發(fā)現(xiàn)某一個Trace的長度較長，可用這種方法確定要不要使用端接。為了簡化以上的繁瑣計算，可以用以下公式確定Lmax：微帶線 Lmax=9×tr （cm） (12

20、)帶狀線 Lmax=7×tr （cm）.(13)tr 為邊緣速率，即上升沿下降沿時間。例如，tr=0.5ns，則Lmax=7×0.5=3.5cm對于SDRAM的地址/控制線，無論 Trace多么短，也要加端接。因為它的容性負(fù)載重。端接方式有并行端接和串行端接。通常，負(fù)載端輸入阻抗較大（CMOS設(shè)備大約100K），而源端阻抗較?。ㄐ∮趥鬏斁€阻抗），并行端接是減小負(fù)載端輸入阻抗，使負(fù)載阻抗趨于傳輸線特性阻抗Z0。串行端接是將一個電阻加到源阻抗上，使源端阻抗趨于傳輸線阻抗Z0。最好的端接方法是并行端接，因為它是在反射波到達源端之前在負(fù)載端吸收反射。并行端接方式有4種類型，并聯(lián)端接

21、、戴維寧(Thevenin)端接、RC端接和二極管端接。端接方式如圖5所示。并行端接策略中最好的方法是戴維寧端接。它是在負(fù)載端同時加上拉電阻和下拉電阻構(gòu)成分壓器型端接。IXE2424 三層交換機評估板的SRAM地址信號用的就是并行端接。上拉下拉電阻值的選擇要使得其等效電阻等于Trace的特性阻抗，并且要保證VOH/R2不能超過IOH（最大高電平輸出電流），VCC/R1不能超過IOL（最大低電平輸出電流）。使用戴維寧 (Thevenin) 端接盡量避免T-stub或使其盡量短。使用戴維寧端接的優(yōu)點是延遲小，缺點是功耗大。并聯(lián)端接也經(jīng)常用于時鐘電路，因為它元件少，這種端接適于菊花鏈連接，將一個電阻

22、加在末端到地，電阻值應(yīng)該等于Trace的阻抗，且不能超過驅(qū)動源器件的IOH，一般是50150。這種端接的缺點是增加了直流功耗。為了簡單，常常使用串行端接，串行端接電阻值Rs加上驅(qū)動源輸出阻抗R0應(yīng)大于等于傳輸線阻抗Z0，即 RsZ0-R0，通常是1075之間。串行端接電阻與驅(qū)動Pin之間不能有過孔。串行端接的優(yōu)點是簡單而且節(jié)省電源，缺點是加大了延遲。 圖5 端接方式1.7 關(guān)于布線1.7.1 幾個注意事項l 注意線間串?dāng)_：串?dāng)_與信號的頻率、信號線平行長度、間距以及信號的走向有關(guān)。傳輸方向相同的信號串?dāng)_較小，傳輸方向相反的信號串?dāng)_較大。因此，傳輸方向相反的兩個相鄰信號線間距要加大。交換機主板發(fā)送

23、信號與接收信號是傳輸方向相反的兩組信號，要將發(fā)送信號與接收信號布在不同的層以減少串?dāng)_。在PCB布線時，這樣來操作，凡是串接電阻靠近MAC芯片的信號線布在一層，凡是串接電阻靠近PHY芯片的信號線布在另一層。為了減小串?dāng)_，還要減小信號線平行長度，加大間距，沒有電地平面隔離的相鄰層信號線盡量垂直布線。l 時鐘驅(qū)動器、晶體、晶振以及對噪聲敏感的器件（例如變壓器）的下面不要走線。l 晶振的電源Pin要加磁珠。晶振的電源Pin要接0.1uF和0.01uF去耦電容。為什么加0.01uF的去耦電容呢？去耦電容的取值可按照公式C=1/f計算，即10MHz取0.1uF（對40MHz以上的噪聲幾乎不起作用），100

24、MHz取0.01uF。盡量選用體積小的晶振，因為它的外殼就是一個輻射源。能用方形的就不用矩形的。l 防止過孔和插針式連接器將地平面或電源平面切割成縫隙。否則將導(dǎo)致信號 返回通路加長，因而增大串?dāng)_和輻射。l 為了抵抗電磁干擾，微弱的模擬信號布在內(nèi)層。如：變壓器到RJ45的差分信號。RJ45到變壓器次極這個區(qū)域不要有電源層，這個區(qū)域的地平面也要開辟為機殼地。l 復(fù)位線、中斷線最易受干擾，將它們布在內(nèi)層。復(fù)位電路的供電Pin加0.1uF去耦電容和一個蓄能電容。復(fù)位電路的容差要選的寬一些。例如，DS1834A，其TOL5V接VCC_5，TOL3V接VCC_3.3，這樣可以將5V 的重啟動電壓改為4.5

25、V（10%容差），將3.3V 的重啟動電壓改為2.64V（20%容差）。如果DS1834A的TOL5V（Pin3）和TOL3V（Pin6）都接地，則5V容差為5%，3.3V容差為10%，這樣當(dāng)主板電源不穩(wěn)定時，經(jīng)常重啟動。當(dāng)5V電源低到4.75V或3.3V電源低到2.97V時就產(chǎn)生復(fù)位信號。使得機器重啟動。復(fù)位電路的驅(qū)動采用施密特器件，HC14或HC132。不要采用04或08器件。用RC電路產(chǎn)生的復(fù)位信號不要直接驅(qū)動芯片的復(fù)位輸入端，除非這個復(fù)位輸入端內(nèi)部帶有施密特觸發(fā)器。1.7.2 關(guān)于高頻信號線高頻信號線的軌跡所對應(yīng)的參考平面應(yīng)該是一個完整的平面，而不是分割的平面。如果高頻信號線的軌跡跨越

26、切割的溝，則要調(diào)整切割范圍。這一點對于高頻布線非常重要。高頻信號線要遠離晶振和時鐘芯片。1.7.3 關(guān)于時鐘線l 時鐘線要求特性阻抗低，因此，線寬要寬一些，線長盡量短。寬的trace意味著低阻抗，低損耗，這樣可以減少延遲和過沖。l 要布在相鄰地層，不要布在相鄰電源層。l 盡量消除或減少過孔，因為每個過孔對這個Trace要增加1-3nH的電感，使用多個過孔會影響信號質(zhì)量，降低EMI性能。如果可能的話，時鐘信號要在同一個信號層內(nèi)布線。如果不能在同一個信號層內(nèi)完成布線，則時鐘Trace盡量在2個信號層布線，不要占用3個或4個信號層。l 要求長度相等的時鐘線要在相同的信號層走線。l 為了減小串?dāng)_，與相

27、鄰信號線的間隔要大，遵循3W規(guī)則，即間距等于2倍的線寬。為了延長線長而有蜿蜒線時，蜿蜒線的間距也要遵循3W規(guī)則。l 對于雙面板，沒有地平面存在，時鐘線最好用一個保護（guard）Trace，也就是用地線包住這個時鐘線，注意，保護Trace要與被保護的時鐘線相鄰。l 時鐘信號盡量短，最好是點對點連接。當(dāng)一個時鐘必須經(jīng)過一段長長的路徑到達許多負(fù)載時，可在負(fù)載旁邊安裝一個時鐘Buffer，這樣，既實現(xiàn)了點對點連接，而且長軌跡線中的電流也小很多了。若時鐘線驅(qū)動2個負(fù)載時，則在接近負(fù)載端分開2個臂，這2個臂的長度要相等。l 時鐘信號是主要的輻射源，因此，時鐘信號要布在內(nèi)層，。若布在表層，最好用地將其包住

28、。1.7.4 關(guān)于差分信號對于高頻信號傳輸，差分信號是一個好的選擇。因為它的Timing 更精確，抗干擾能力強。單端信號的邏輯狀態(tài)是相對于某種參考電平，而差分信號的邏輯狀態(tài)僅僅相對于它的差分對。若一個Trace（+signal）上的電壓比另一個Trace（-signal）上的電壓高，則是一種邏輯狀態(tài)，若一個Trace（+signal）上的電壓比另一個Trace（-signal）上的電壓低，則是另一種邏輯狀態(tài)，如圖6所示?？刂埔粋€交叉點要比控制相對一個參考電平的絕對電壓要容易。所以，差分信號的Timing更精確，更適于高速傳輸。由于差分電路對2個信號Trace（值相等，相位相反）之間的差起反應(yīng)，

29、因而產(chǎn)生的信號是2倍大，所以差分信號具有大的信/噪比。差分電路對一對trace上信號電平的差是敏感的，而對Trace上的絕對電平是不敏感的，因此差分電路對某些問題，例如地反跳、存在于電源平面或地平面的噪聲以及在每個Trace上相等出現(xiàn)的噪聲信號是不敏感的。如果一對Trace彼此靠近布線，則外部耦合噪聲將平等地耦合到每個Trace上。當(dāng)取差值時，耦合噪聲就抵消了。從而對EMI就有了“免疫力”。前提是一對Trace 必須靠近布線。 圖6 差分信號邏輯狀態(tài)改變差分信號布線原則l 平行等距：這樣才能保證整個Trace特性阻抗是一個常數(shù) (因為特性阻抗與間距有關(guān))。l 彼此靠近：應(yīng)滿足 S <2W

30、 D2S D112mm這里 S：同一個差分對2個Traces之間的距離W：線寬D：相鄰差分對之間的距離D1：同一層上單端信號與差分信號之間的距離l 等長：只有2個Traces長度相等，2個Traces上的信號才能同時到達接收端。若其中1個信號滯后，則狀態(tài)改變的交叉點就產(chǎn)生了位移，會造成不正確接收。為了真正做到等長，2個Traces要在同一個平面走線。若有過孔，則孔的個數(shù)相同。千萬不能在1個Trace上加去耦電容，否則會造成2個Traces延遲不等，不能正確接收。IXE2424參考原理圖就多了12個這類電容（0.01uF），這是錯誤的，造成不正確工作。l 阻抗匹配：差分電路是電流方式輸出，需要端

31、接電阻靠近接收端，若無此端接電阻則不能工作。端接電阻的值應(yīng)匹配差分線特性阻抗，范圍90110，典型值是100。注意：有的PHY芯片例如LXT9785，將端接電阻內(nèi)置，這時就不需要外部端接。對于沒有內(nèi)置端接電阻的PHY芯片，在外部一定要有端接電阻，否則將不能工作。l 特性阻抗：要求差分線特性阻抗是100±10%，在PCB布線前，先使用Polar公司阻抗計算工具計算差分線特性阻抗，因為差分特性阻抗與線寬、間距、線厚度、到參考平面的距離、阻焊厚度以及介電常數(shù)有關(guān)，根據(jù)100±10% 差分線特性阻抗的要求來確定布線參數(shù)及制板參數(shù)。注意要兼顧單端線特性阻抗的要求。需要指出的是，當(dāng)線寬

32、、線厚以及到參考平面的距離確定后，依靠調(diào)解差分對的線間距來滿足100±10% 差分線特性阻抗的要求。寬的Trace對應(yīng)大的間距，窄的Trace對應(yīng)小的間距，應(yīng)該將計算的值接近100，這樣在制造過程中因為有正負(fù)誤差，最后的結(jié)果才能落在100±10%范圍內(nèi)。差分對的線間距要單獨定義，不能一概而論。例如：H (到參考平面的距離) = 0.14mm = 5.6mil H1 (阻焊厚度) = 18微米 = 0.7milW (線頂寬) = 7mil W1 (線底寬) = 8miS (線間距) = 12mil Er (介電常數(shù)) = 4.5T (表層線厚度) = 18+42 =50微米=

33、2mil（18為銅萡厚度，42為電鍍厚度）這樣算得的差分線特性阻抗值為90，當(dāng)單端線寬度為8mil時，單端線特性阻抗為49（要求單端線特性阻抗為50±5%）。l 差分對線寬的選擇：為了達到100特性阻抗，可以選擇寬trace，也可以選擇窄trace，寬trace對應(yīng)的差分對間距大，到參考平面的距離大。窄trace對應(yīng)的差分對間距小，到參考平面的距離小。當(dāng)差分對trace密度高或者印制板層數(shù)多（例如10層）時，可以選擇窄trace（例如6 mil），否則選擇寬trace（大于等于8mil）。優(yōu)選寬的trace。原因有二：制造變化和高頻損耗。 制造變化：在腐蝕過程中trace寬度常有&#

34、177;0.5mil 到±1mil的變化，同樣的trace寬度變化對于較寬的trace所占的百分比小，因而引起的阻抗變化也較小。所以優(yōu)選寬的trace。高頻損耗：高頻時銅導(dǎo)體的趨膚效應(yīng) (skin effect) 會使信號的振幅衰減，線寬越細(xì)衰減越大，可以采用增加線寬來減小衰減，數(shù)量級是雙倍線寬可以使衰減減半。所謂趨膚效應(yīng)是：高頻時，電流總是趨向?qū)w的表面流動，在導(dǎo)體內(nèi)部，沿導(dǎo)體截面信號電路密度呈指數(shù)衰減，電路密度減小為原來1/e時的深度叫趨膚深度，頻率越高，趨膚深度越小，導(dǎo)致導(dǎo)體的電阻增大，損耗增大。趨膚深度與頻率的平方根成反比。l PHY到變壓器的發(fā)送差分對布在頂層，這樣就無過孔

35、。PHY到變壓器的接收差分對布在底層。原因是發(fā)送差分信號能量強，若有過孔，則在臨界頻率易發(fā)生振蕩。接收差分信號能量弱，即使有過孔，也不易發(fā)生振蕩。l PHY的TRD±Pin與變壓器之間以及變壓器與RJ45之間的區(qū)域不能有任何其它信號Traces（clock,LED,outputs等），以防噪音耦合到TRD±Traces。1.7.5 關(guān)于信號線長度l PCI信號線在PCI擴展卡上，PCI時鐘線長度為2.5 英寸，其它信號線長度為1英寸。在PCI主板上若僅有PCI連接器而沒有PCI設(shè)備，則到達每個PCI連接器上的PCI時鐘線長度應(yīng)相等。在PCI主板上除了有PCI連接器以外還有P

36、CI設(shè)備（例如在板以太網(wǎng)接口芯片），則要保證到達所有PCI設(shè)備的PCI時鐘線長度相等。若到達PCI連接器長度為L，則到達在板PCI設(shè)備的長度應(yīng)該是L+2.5英寸。l SDRAM時鐘線到各SDRAM芯片的時鐘線長度應(yīng)相等。若嵌入的存儲器控制器除了有幾個SDRAM 時鐘輸出信號SDRAM_CLK(3:0)以外，還有SDRAM_SYNC_OUT（或稱為MCLKO）和SDRAM_SYNC_IN（或稱為MCLKI），則由SDRAM_SYNC_OUT到SDRAM_SYNC_IN的長度應(yīng)該等于SDRAM_CLK(3:0) 時鐘長度加上一個補償，這個補償?shù)扔赟DRAM卡內(nèi)時鐘線長度。對于DIMM卡，這個長度為

37、75mm，對于SODIMM卡這個長度為61mm。例如：8245板MCLKO+MCLKI=L+61mm，L為SDRAM_CLK(3:0)布線長度（包括串接電阻前、后）。若連接的存儲器不是DIMM卡，而是SDRAM 芯片，則不需要這個補償。l 三層交換機主板IX2424-K6輸入時鐘CLK125POR與3個物理芯片LXT9785-6、44輸入?yún)⒖紩r鐘長度應(yīng)該相等。1.7.6 考慮焊接工藝l 0603電阻電容或電阻排的下面不要走線，以防止焊接短路。l 做PCB元件庫時要將PAD向外伸長一些，防止虛焊，現(xiàn)在的0603電阻庫和PLCC座元件庫PAD較短，容易虛焊。l 表貼電阻電容和二極管不要放在兩個較高

38、器件的中間，表貼電解電容的PAD不要靠近高器件，兩個表貼電解電容的PAD不要靠近，防止手工焊接時烙鐵伸不進。2 關(guān)于原理圖2.3 器件和信號線的方向原則上器件擺放的方向是由上到下由左到右。信號線的方向是從上到下從左到右。為了增加可讀性，輸入信號要標(biāo)明從哪頁來，輸出信號要標(biāo)明到哪頁去。來自/到本頁內(nèi)的信號可不加頁連接器，來自/到本頁外的信號要加頁連接器，頁連接器的方向要與信號的輸入輸出方向一致。2.4 CMOS電路的輸入不能懸空CMOS電路不用的輸入Pin不能懸空，要加上拉電阻或下拉電阻。若這個Pin是低有效信號，則加上拉，若是高有效信號，則加下拉。使其永遠不能成為有效狀態(tài)。上拉的高電平是該芯片

39、的供電電平。2.5 必須牢固記住一般的器件（除去OC門和三態(tài)門）輸出端不能線或，不能對地短路。否則會損壞器件。其原因見附錄。2.6 電源引腳必須考慮高頻和低頻去耦電容每個大功率器件要安裝一個16uF以上的電解電容或鉭電容，元器件的每個電源引腳要安裝一個高頻去耦電容。每個小芯片，例如SOIC封裝的器件，其供電Pin的去耦電容，最好畫在該芯片附近，或畫在同一頁上，防止 PCB布線時將一個容值不匹配的電容當(dāng)做它的去耦電容。對于頻率較高的晶振，其電源Pin最好安裝1個磁珠到電源，2個高頻去耦電容（0.1uF和0.01uF）到地。2.7 低有效的信號要加標(biāo)志為了邏輯關(guān)系清晰，凡是低有效的信號要加標(biāo)志，末尾標(biāo)志的例子有; #，*，_N等。3 PCB布線后的檢查l 檢查外形尺寸、安裝孔是否符合要求。l 檢查元件庫封裝、尺寸是否與實物相符。l 檢查絲印標(biāo)注是否齊全，位置是否有二義性，是否在過孔或焊盤上影響視線。l 檢查高頻信號線是否跨越了相鄰層電地開的溝。如果有這種情況，要設(shè)法消除，或者重新開溝，或者重新布局。l 檢查端接電阻位置是否正確，串接電阻靠近驅(qū)動源，并聯(lián)電阻靠近負(fù)載。