畢業(yè)設(shè)計基于fpga的萬年歷設(shè)計

1、基于FPGA的萬年歷電路的設(shè)計目錄摘要IAbstractII前言1第1章 萬年歷的發(fā)展及FPGA簡介21.1 萬年歷的發(fā)展21.2 FPGA簡介2第2章設(shè)計原理32.1 組成模塊32.2 系統(tǒng)設(shè)計圖3第3章各功能模塊介紹53.1 分頻模塊（fenpin）53.2 控制模塊（countr）53.3 時間顯示調(diào)整模塊（mux_4）63.4 時分秒模塊（timeve）63.5 年月日模塊（nyr2009）73.6 顯示控制模塊(mux_16)73.7 譯碼器（yimaqi）7第4章 模擬仿真94.1 年月日模塊仿真94.2 時分秒模塊仿真9結(jié)論10總結(jié)與體會11謝辭12參考文獻(xiàn)13附錄一14附錄二2

2、6附錄三32基于FPGA的萬年歷電路的設(shè)計摘要基于FPGA的萬年歷設(shè)計，主要完成的任務(wù)是使用Verilog語言，在Quartis2上完成電路設(shè)計，程序開發(fā)模擬，基本功能是能夠顯示/修改年月日時分秒。電路設(shè)計模塊中分為幾個模塊：分頻、控制、時間顯示調(diào)整、時分秒、年月日、顯示控制、譯碼器。各個模塊完成不同的任務(wù)，合在一起就構(gòu)成了萬年歷的系統(tǒng)電路設(shè)計。至于程序編寫，使用Verilog語言，根據(jù)各個模塊的不用功能和它們之間的控制關(guān)系進(jìn)行編寫。軟件模擬直接在Quartis2上進(jìn)行。進(jìn)入信息時代，時間觀念越來越重，但是老式的鐘表以及日歷等時間顯示工具已經(jīng)不太適合。如鐘表易壞，需要經(jīng)常維修，日歷需要每天翻頁

3、等。對此，數(shù)字萬年的設(shè)計就有了用武之地。基于FPGA的萬年歷設(shè)計，采用軟件開發(fā)模擬，開發(fā)成本低，而且再功能設(shè)計上有很大的靈活度，只要在軟件上進(jìn)行簡單的修改就能實現(xiàn)不同的功能要求，能夠滿足不同環(huán)境要求。同時，該設(shè)計在精確度上遠(yuǎn)遠(yuǎn)超過鐘表，并且不需要維修，也不用像日歷一樣每天翻頁，極其方便，且能夠添加各種不同功能的要求。例如：在萬年歷上添加鬧鐘，同時顯示陰陽歷等。綜上所述本設(shè)計具有設(shè)計方便、功能多樣、電路簡潔、成本低廉等優(yōu)點，符合社會發(fā)展趨勢，前景廣闊。關(guān)鍵詞：萬年歷，日歷，F(xiàn)PGA，Verilog，Quartus2Based on the design of the calendar FPFA

4、circuitAbstractThe calendar based on FPGA design, the main task is to use Verilog language, in the Quartis2 complete circuit design, program development, basic function is simulated when able to display date/modify minutes. Circuit design module is divided into several modules: points frequency, con

5、trol and time display adjustment, arc, date, display when control, decoder. Each module complete different tasks, together they form a calendar system circuit design. As for programming, Verilog language, according to use the modules without function and the relations between them control compilatio

6、n. Software simulation on directly in Quartis2.Into the information age, the concept of time is more and more heavy, but old-fashioned clock and calendar etc time display tools are not very good.KeyWords: Calendar, calendar, FPGA, Verilog, Quartus2前言隨著近年來科學(xué)技術(shù)的迅速發(fā)展和普及，我們的工作，生活觀念也發(fā)生了巨大的改變，人們對各式電子產(chǎn)品的要求

7、也越來越高，使得與生活密切相關(guān)的電子萬年歷逐漸走向智能化、便捷化。每到新年，人們就會買來一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。但使用這種紙質(zhì)日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損失。與傳統(tǒng)紙質(zhì)的萬年歷相比,數(shù)字萬年歷得到了越來越廣泛的應(yīng)用。本設(shè)計基于FPGA，采用Verilog 語言編程,用軟件的方式設(shè)計,靈活性好,且作為課程設(shè)計來說不僅是對以往大學(xué)階段一些知識的應(yīng)用也不用花費(fèi)多少成本。按照系統(tǒng)設(shè)計功能的要求,設(shè)計一個簡單的數(shù)字萬年歷，顯示年、月、日、時、分、秒等基本功能。對此國

8、內(nèi)外許多設(shè)計人員對其進(jìn)行了大量的設(shè)計，有用單片機(jī)開發(fā)的，有用FPGA開發(fā)的。由于使用FPGA設(shè)計、簡便，成本低廉，所以本課程設(shè)計采用基于FPGA開發(fā)。在設(shè)計過程中要完成年月日時分秒等基本功能，同時還要設(shè)計鬧鐘功能以及陰陽歷顯示功能（這個是國外設(shè)計愛好者未考慮的）。采用FPGA設(shè)計的萬年歷由于成本低，精度高，可靠性好等優(yōu)點，使它有了非常廣闊的使用之處。第1章 萬年歷的發(fā)展及FPGA簡介1.1 萬年歷的發(fā)展鐘表、日歷等的數(shù)字化大大方便了現(xiàn)代人的生活，同時也大大的擴(kuò)展了鐘表的功能，例如自動報警、打鈴、控制其他電子產(chǎn)品等。而這些功能的實現(xiàn)，均是以鐘表的數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字萬年歷及擴(kuò)大其應(yīng)用，

9、有非常現(xiàn)實的意義。數(shù)字萬年歷是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機(jī)械式時鐘相比具有更高的準(zhǔn)確性和靈活性，且無機(jī)械裝置，具有更長的使用壽命，因此得到了廣泛的使用。數(shù)字萬年歷從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。此次設(shè)計與制做數(shù)字萬年歷就是為了了解數(shù)字鐘的原理，從而學(xué)會制作數(shù)字鐘。而且通過萬年歷的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及使用方法，且由于電子萬年歷包括組合邏輯電路和時序電路，通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時序電路的原理與使用方法。1.2 FPGA簡介FPGA是現(xiàn)場可編程門陣列（Field programmable

10、gates array）的英文簡稱，是由可編程邏輯模塊組成的數(shù)字集成電路（IC）,這些邏輯模塊之間用可配置的互聯(lián)資源。設(shè)計者可以對這些器件進(jìn)行編程來完成各種各樣的任務(wù)。由于實現(xiàn)方式的不同，有些FPGA只能編程一次，而有些則可以重復(fù)進(jìn)行多次編寫。在FPGA名稱中的“現(xiàn)場可編程”是指“在現(xiàn)場”進(jìn)行。與那些內(nèi)部功能已被制造者固化的器件相反。由于FPGA的設(shè)計成本低廉，修改方便，從而催生了的、許多富有創(chuàng)新意識的公司，這就意味著設(shè)計人員可以在基于FPGA的測試平臺上實現(xiàn)他們的軟件開發(fā)，而不需要承擔(dān)數(shù)額巨大的不可重現(xiàn)工程的成本或昂貴的開發(fā)工具。第2章 設(shè)計原理2.1 組成模塊萬年年來設(shè)計要完成的基本功能是

11、顯示年月日時分秒以及時間修改功能，對此需要把系統(tǒng)分為以下幾個模塊：分頻模塊（fenpin）、控制模塊（contr）、時間顯示調(diào)整模塊（mux_4）、時分秒模塊（timeve）、年月日模塊（nyr2009）、顯示控制模塊（mux_16）、譯碼器模塊（yimaqi）。分頻模塊是為了得到一個周期為秒的脈沖，該脈沖主要用于秒的走動；控制模塊要完成的功能是由使用者決定顯示年月日還是時分秒，當(dāng)使用者不參與控制時，時分秒和年月日每隔一小段時間會自動輪流顯示，當(dāng)使用者參與控制時則需要由改模塊完成；時間顯示調(diào)整模塊，顧名思義就是對時間進(jìn)行調(diào)整修改；時分秒模塊和年月日模塊分別控制時分秒和年月日；顯示控制模塊的功能

12、是控制顯示時分秒還是年月日，在設(shè)計過程中為了節(jié)省器材，減少數(shù)碼管的個數(shù)，把年月日和時分秒分成兩個模塊，至于顯示哪一個則有該模塊完成任務(wù)；譯碼器則是在數(shù)碼管上顯示當(dāng)前時間。2.2 系統(tǒng)設(shè)計圖圖1 流程圖圖2 功能設(shè)計圖第3章 各功能模塊介紹3.1 分頻模塊（fenpin）該模塊的主要功能是想得到一個時鐘頻率為1Hz的一個脈沖，也就是說想得到周期為1秒的一個脈沖。設(shè)計思路是：用一個模10計數(shù)器，該計數(shù)器每秒有10個脈沖波形，如圖3所示： 圖3 模10計數(shù)器波形然后對該計數(shù)器每秒計數(shù)一次，也就是說在一秒內(nèi)有10個脈沖，但是只要最后的一個脈沖，這樣就得到了一個周期為1s的脈沖，如圖4所示：圖4 1Hz

13、脈沖3.2 控制模塊（countr）該模塊的主要功能是對時間顯示調(diào)整模塊（mux_4）進(jìn)行控制，并且參與外部控制。設(shè)計思路：在沒有按下外部控制按鍵時，每8秒輪流控制年月日和時分秒模塊，就是說在前8秒內(nèi)令rc為0，下一個8秒內(nèi)令其為1，然后輪流交換。rc的作用就是相當(dāng)于個脈沖，這個脈沖決定了該模塊的輸出電平。當(dāng)按下外部按鍵的時候，也就意味著使用者參與控制了，該模塊有2個外置按鍵可供使用者使用，按下第一個按鍵則顯示時分秒，按下第二個按鍵顯示年月日，當(dāng)兩個按鍵都按下的時候默認(rèn)按鍵無效。3.3 時間顯示調(diào)整模塊（mux_4）該模塊的功能是控制顯示器，決定顯示年月日還是時分秒。為了節(jié)省數(shù)碼管，該設(shè)計把年

14、月日和時分秒的顯示分開，當(dāng)該模塊接受到低電平時顯示當(dāng)前的時分秒，當(dāng)接受到的是高電平時則顯示年月日。3.4 時分秒模塊 （timeve）秒（second）：秒信號qm7:0,低四位qml3:0，高四位qmh7:4，秒進(jìn)位信號enmin。給予秒信號和進(jìn)位信號一個初始值，令qmh,qml=0,carry1=0。當(dāng)秒信號計數(shù)到59時，則要把秒信號計為0，同時進(jìn)位信號carry1=1。當(dāng)秒信號計數(shù)小于59時，如果十位qmh=5，個位qml<9則十位不變，個位每秒加1， carry1=0；如果qmh<5而qml=9,則令qmh=qmh+1,qml=0,carry1=0；如果qmh<5且q

15、ml<9，則qmh=qmh，qml=qml+1,carry1=0。最終秒信號qm=qmh,qml,秒進(jìn)位信號enmin=carry|jf(jf是外部按鍵信號)。分（minute）：分信號qf7:0，低四位qfl3:0，高四位qfh7:0，分進(jìn)位信號enhour。給予初始值：qfh,qfl=8h00,進(jìn)位信號carry1=0。當(dāng)分信號計數(shù)到59時，則令qfh,qfl=8h00，carry1=1。如果qfh=5,qfl<9，則qfh=qfh，qfl=qfl+1，carry1=0。如果qfh<5，qfl=9，則qfh=qfh+1，qfl=0，carry1=0；如果qfh<5，

16、qfl<9，則qfh=qfh，qfl=qfl+1，carry1=0。最終分信號qf=qfh,qfl，分進(jìn)位信號enhour=carry1|jh(jh同秒信號中的jf，一樣是外部按鍵信號)。時（hour）：時信號qs7:0，低四位qsl3:0，高四位qsh7:0，時進(jìn)位信號cout。初始賦值令qsh,qsl=8h00，進(jìn)位信號carry1=0。則當(dāng)時信號計數(shù)到23(qsh=2&&qsl=3)，則qsh.qsl=8h00，carry1=1；如果qsh=2，qsl<3，則 qsh=qsh，qsl=qsl+1，carry1=0；如果qsh<2，qsl=9，則qsh=q

17、sh+1，qsl=0，carry1=0；如果qsh<2，qsl<9則qsh=qsh，qsl=qsl+1，carry1=0。最終時信號qs=qsh,qsl，cout=carry1。3.5 年月日模塊（nyr2009） 日計數(shù)：日信號qr7:0，日進(jìn)位信號clky，以及每月天數(shù)date。date：一年又十二個月，而且每個月的天數(shù)不完全相同，需要對date做不同的取值判斷。給一個月計數(shù)qy，由月計數(shù)的不同給予date不同取值。如：當(dāng)qy=3，則date=31。這里有個需要注意的是2月，一般年份2月有28天，但是閏年則有29天。對于日信號，當(dāng)qr=date時，則令qr=1，clky=1；否

18、則若日信號的十位與date的十位相同且個位小于date的個位，則十位不變，個位每個脈沖加1（這里的秒沖有外界和內(nèi)部兩種，內(nèi)部脈沖來自時分秒模塊的輸出cout）；若日信號十位小于date的十位，但是個位相等，則令十位加1，個位計為0；若日信號十位和個位均小于date則令日信號十位不變，個位加1。.月計數(shù)和年計數(shù)大致計算方法和日的差不多，只不過月計數(shù)的時鐘脈沖來自日計數(shù)的進(jìn)位信號，而年計數(shù)的脈沖來自于月計數(shù)的進(jìn)位信號。需要注意的是日和月都是兩位十進(jìn)制數(shù)表示，故需要用8位二進(jìn)制數(shù)表示，而年是四位十進(jìn)制信號，需要16位表示。這里不再多說。3.6 顯示控制模塊(mux_16)該模塊的主要功能是控制是顯示

19、時分秒還是年月日。設(shè)計思路：根據(jù)控制模塊（contr）的輸出k的高低電平?jīng)Q定。當(dāng)k是高電平時，該模塊的輸出端輸出的是當(dāng)前的時分秒信號，即：令q0=0、q1=0，q2、q3顯示秒信號的十位與個位，q4、q5顯示分信號的十位與個位，q6、q7顯示時信號的十位與個位。當(dāng)k是低電平時，該模塊的輸出端輸出的是年月日，即：令q0、q1、q2、q3顯示年信號的千位、百位、十位、個位，q4、q5顯示月信號的十位與個位，q6、q7顯示日信號的十位與個位。3.7 譯碼器（yimaqi）譯碼器可以將輸入代碼的狀態(tài)翻譯成相應(yīng)的輸出信號，以高、低電平的形式在各自的輸出端口送出，以表示其意愿。譯碼器有多個輸入端和多個輸出

20、端。假如輸入的端個數(shù)為，每個輸出端只能有兩個狀態(tài)，則輸出端個數(shù)最多有2n個本設(shè)計采用的是3線-8線譯碼器，輸入端為年月日的信號或者是時分秒的信號，輸出的8位二進(jìn)制數(shù)對應(yīng)譯碼器的真值表。第4章 模擬仿真4.1 年月日模塊仿真該仿真圖顯示的是09年5月分的，由圖可以看出5月分有31天，當(dāng)月份進(jìn)入到下一個月的時候，日期day則變?yōu)?號，仿真結(jié)果無誤。4.2 時分秒模塊仿真上圖顯示的是時分秒模塊的運(yùn)行仿真結(jié)果圖，秒針每到60個計數(shù)時分針才走動一次，秒針的走動需要由分頻模塊輸出的1HZ的脈沖來帶動，秒帶分走，分帶時走。秒計數(shù)最大到59時分計數(shù)加1，分也是到59時計數(shù)加1。結(jié)論每到新年，人們就會買來一本新

21、的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。但使用這種紙質(zhì)日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損麻煩。與傳統(tǒng)紙質(zhì)的萬年歷相比,數(shù)字萬年歷得到了越來越廣泛的應(yīng)用。本文是一篇基于FPGA的數(shù)字萬年歷的論文，在設(shè)計過程中我通過在網(wǎng)上和圖書館查閱資料，收集了大量相關(guān)方面的資料，通過對這些資料的學(xué)習(xí)，我了解了FPGA的相關(guān)知識并認(rèn)真復(fù)習(xí)了Verilog語言。本次畢業(yè)設(shè)計除了讓我回顧以前學(xué)過的知識外，也使我學(xué)習(xí)到了新的東西。這次畢業(yè)設(shè)計可以說是對四年的大學(xué)學(xué)習(xí)的總結(jié)。本次畢業(yè)設(shè)計完成的主要工作和任務(wù)如下

22、：對設(shè)計方案的理論研究，電路原理的設(shè)計制作，軟件的編寫和調(diào)試以及畢業(yè)論文的制作。通過對本課題的研究我有以下幾個方面的收獲：（1）學(xué)習(xí)與掌握了FPGA的基本原理及其各種應(yīng)用，對它的軟件設(shè)計方法有較深入的認(rèn)識。（2）通過對電路原理圖設(shè)計繪制，對數(shù)字電路有了更加清晰的了解，學(xué)到了以前沒注意到的知識。（3）本設(shè)計重點在于軟件的設(shè)計，因此在設(shè)計過程中使自己在大學(xué)學(xué)到的Verilog語言知識得到了鞏固，同時提高了解決實際問題的能力總結(jié)與體會通過幾個月的努力，萬年歷設(shè)計基本完成了所要實現(xiàn)的功能，完成了畢業(yè)設(shè)計。在這次的設(shè)計過程中主要是在Quartus2上使用Verilog語言完成代碼的編寫與模擬仿真，在設(shè)計

23、過程中出現(xiàn)了不少的問題，一些問題是因為自己的粗心大意，也有一些問題則是對相關(guān)知識的認(rèn)識不夠徹底。通過對這些問題的解決處理，我感覺到不僅所學(xué)知識有了較全面的了解，同時也是對我自身的一個進(jìn)步。比如開始我沒能認(rèn)真書寫導(dǎo)致出現(xiàn)不少錯誤字符，沒能及時保存導(dǎo)致文檔丟失等，這些問題的發(fā)現(xiàn)解決我相信對我以后進(jìn)入社會，參加工作是一個很好的鍛煉。當(dāng)然在設(shè)計過程中也遇見了不少自己解決不了的問題，對此我很感謝我的老師、同學(xué)們的幫助。他們的幫助不僅使我順利解決問題，同時也使我感受到了溫暖，給了我強(qiáng)大的動力，使我和同學(xué)們的關(guān)系更加緊密，使我更加深入明白了團(tuán)結(jié)就是力量。我相信在以后的人生道路上，我將不會迷茫，因為我知道我不

24、能解決的問題不一定是不能解決的問題，這一點我堅信。最后我想說的是我又一次感受到了書到用時方恨少。在大學(xué)期間學(xué)院給我們專業(yè)開了不少課程，自己沒怎么認(rèn)真學(xué)習(xí)，這一點在平時沒怎么感受，但是在這次的畢業(yè)設(shè)計中我我卻感受到了。畢業(yè)設(shè)計是對大學(xué)以往知識的綜合運(yùn)用，但是由于學(xué)習(xí)的不夠認(rèn)真，導(dǎo)致這設(shè)計過程中遇見了很多看似簡單卻沒法自我完成的問題。謝辭該畢業(yè)設(shè)計在一定程度上代表了我大學(xué)四年所學(xué)，也是我大學(xué)生活的一個結(jié)束，為此我想在這里感謝學(xué)院為我?guī)淼囊磺校瑳]有學(xué)院為我提供的這個平臺，我想將會很難順利地完成大學(xué)四年的學(xué)習(xí)和本次畢業(yè)設(shè)計。該論文是在我的畢業(yè)設(shè)計指導(dǎo)老師x老師的親切、熱心的指導(dǎo)下完成的。x老師的熱心

25、給予的完成畢業(yè)設(shè)計的動力，x老師的幫助使我客服了諸多困難，最終在老師的指導(dǎo)下我完成了畢業(yè)設(shè)計，再次我要深深的感謝她。同時，我還要感謝x老師，在做畢業(yè)設(shè)計的過程中我深深的感到了在去年和x老師一起學(xué)習(xí)Quartus2對于我的畢業(yè)設(shè)計是多么的有用。所以我要感謝x老師。在設(shè)計之初，我的迷茫曾一度讓我煩悶，不知道該怎么寫，不知道怎么下手，在這個困難時期，各位老師和同學(xué)給了我很大的幫助，使他們的幫助使我一步步的完成了畢業(yè)設(shè)計。在這里請接受我真誠的謝意！參考文獻(xiàn)1 劉建清，劉漢文，高光海，等，從零開始學(xué)CPLD和VerilogHDL編程技術(shù)M，北京：國防工業(yè)出版社，2006；2 楊春玲，朱敏，等，可編程邏輯

26、器件應(yīng)用實踐M，哈爾濱：哈爾濱工業(yè)大學(xué)出版社，20083 馮濤，王程，等，可編程邏輯器件開發(fā)技術(shù)MAX+plus2入門與提高M(jìn)，北京：人民郵電出版社，20024 杜海生，邢文等，F(xiàn)PG設(shè)計指南器件、工具和流程M，北京：人民郵電出版社，20075 王輝，殷穎，陳婷，俞一鳴，等，MAX+plus2和Quattur2應(yīng)用于技巧開發(fā)M，北京：機(jī)械工業(yè)出版社，20076 張志剛，等，F(xiàn)PGA于SOPC設(shè)計教程DE2實踐，西安：西安電子科技大學(xué)出版社，20077 夏宇聞，等，Verilog數(shù)字系統(tǒng)設(shè)計教程（第2版）M，北京：北京航空航天大學(xué)出版社，20088 鄭利浩，王荃，陳華鋒，等，F(xiàn)PGA數(shù)字邏輯設(shè)計

27、教程VerilogM，北京：電子工業(yè)出版社，20109 夏宇聞，甘偉，等，Verilog HDL入門(第3版)M，北京：北京航空航天大學(xué)出版社，200810吳厚航，等，深入淺出玩轉(zhuǎn)FPGAM，北京：北京航空航天大學(xué)出版社，200511吳繼華，王誠，等，Altera FPGA/CPLD設(shè)計（基礎(chǔ)篇），北京：人民郵電出版社，201112 EDA先鋒工作室，吳繼華，蔡海寧，王誠，等，Altera FPGA/CPLD設(shè)計（高級篇）（第2版），北京：人民郵電出版社，201113（美）沃爾夫（Wolr,W.），等，基于FPGA的系統(tǒng)設(shè)計M，北京：機(jī)械工業(yè)出版社，200514姚遠(yuǎn)，李辰，等，F(xiàn)PGA應(yīng)用開發(fā)

28、入門與典型實例（修訂版）M，北京：人民郵電出版社，201015侯伯亨,等，VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第三版）M，西安：西安電子科技大學(xué)出版社，2009附錄一At present by the hardware description language (Verilog or VHDL) has done by a simple circuit design, can the comprehensive and layout, rapid replication to test, is on the FPGA design verification of modern IC tec

29、hnical mainstream. These can edit component can be used to achieve some basic logic gate (such as AND, OR, XOR, NOT) OR a bit more complicated combination function such as decoder OR mathematical equations. In most of the FPGA inside, these editable components are contains memory components such as

30、flip-flop Flip flop) - (or other more complete memory blocks.System according to need stylist can be connected by editable the FPGA internal logic, like connecting block a circuit test plate is placed on a chip. A after they leave the finished product FPGA logic blocks and connection can be changed

31、according to the designers, so the FPGA can complete need logical functions.The FPGA in general than ASIC (special integrated chips) speed will slow, unable to perform complex designs, and consume more power. But they also have many advantages such as can quickly finished product, can be modified to

32、 correct an error in a programme and cheaper cost. Manufacturers might also offer cheap but editing ability is poor FPGA. Because these chips have more bad of the editable ability, so these design development is in ordinary FPGA completion, and then on to design transferred to a similar to the chip

33、ASIC. Another method is to use CPLD (complex programmable logic device prepare).Early in the mid 1980s PLD equipment in FPGA has root. CPLD and FPGA includes some relatively large number of programmable logic unit. CPLD logical gate density in a logical units to tens of thousands, and FPGA is usuall

34、y between in tens of thousands to millions of.The major difference between and FPGA CPLD their system structure. CPLD is a bit of restrictive structure. This structure by one or more editable results logical groups of the sum of gilead and some relatively low amounts of locking registers. The result

35、 is that lack of editing flexibility, but there can be expected to delay time and logic unit link units a high rate of advantages. And there are many connection FPGA is, so although let it unit can be more flexible editor, but the structure are much more complex.CPLD and FPGA another difference is m

36、ost FPGA contain high levels of built-in module (such as adder and on time-multiplier) and built-in memory. A so the important difference is concerned, many new FPGA support full or part of the system in a configuration. Allow their design with system upgrades or dynamic reconfigured and change. Som

37、e FPGA can let equipment edit and part of the normal operation. Other parts continue.By the Logic element Array FPGA LCA (Array) such a Cell questions concept, internal including Configurable Logic module which CLB (Configurable questions) and Output Input module which Output IOB (Input) and interna

38、l attachment (Interconnect) three parts. Field programmable gates array (FPGA) is programmable devices. And the traditional logic circuit and the gate array (such as PAL GAL and CPLD device), compared with different structure, the FPGA, FPGA with small look-up table (16 x 1RAM) to realize the combin

39、ation of logic, each look-up table connected to a D flip-flop input and trigger again drive other logic circuit or driver I/O, which constitutes the assembly logic functions can be realized and realize the basic logic sequential logical function module, these module unit by using metal connection be

40、tween interconnected or connected to the I/O modules. The logic is through FPGA inward.Current main FPGA is still based on look-up table technology, has far exceeded the previous version of the basic performance, and integrate the common functions (such as RAM, clock management and the hardcore (DSP

41、) ASIC type) module. The FPGA chip partially completed by 7 to Lord, respectively: programmable input/output unit, basic programmable logic unit, complete clock management, embedded pieces type RAM, rich wiring resources, embedded bottom function units and inline dedicated hardware modules.The funct

42、ion of each module are as follows:1. Programmable input/output unit (IOB)Programmable input/output unit referred to as I/O unit, is the interface with external circuit chip, complete different part electrical characteristics of input/output signal driver and matching requirements, its beckoned struc

43、ture shown as shown in figure 1-2. The I/O within the FPGA in groups, each of classification can be independently support different I/O standards. Through the flexible configuration software can fit different electrical standards and I/O physical properties, can adjust the drive current size, can ch

44、ange, pulldown resistor. At present, the frequency of I/O port more and more is also high, some high-end FPGA technology can support by DDR 2Gbps registers as the data rate.External input signal can through the storage unit IOB module input into the FPGA interior, may also enter the FPGA internal. W

45、hen external input signal after IOB module ? the storage unit.To facilitate the management and adapt to a variety of electric equipment standard, FPGA IOB was divided into the several group (the somebody), each by its interface standard somebody VCCO decision, a interface voltage somebody there can

46、be only one of VCCO, but different VCCO can differ to somebody. Only the same electrical standard ports to connect together, VCCO voltage is the basic condition of interface standards.2. Configurable logic block (CLB)CLB is the basic logic unit within the FPGA. The actual number of CLB of the device

47、 and the characteristic will depend on different and different, but each CLB contains a configurable, the matrix switching matrix by four or six input, some selection circuits (multiplexing machines etc) and trigger composition. A switching matrix is highly flexible, open to configuration so that tr

48、eatment combinations logic, the shift register or RAM. Xilinx FPGA device in the company, by multiple (CLB is generally four or 2) the same Slice and additional logic structure, as shown in figure 1-3 below. Each CLB module can not only used to implement the combinational logic, temporal logic, also

49、 can be configured to distributed RAM and distributed ROM. Xilinx Slice is the basic logic unit the definition, its internal structure as shown in figure 1-4 shows, a Slice of by two 4 functions, binary input in logic, calculate ?3. Digital clock management module (DCM)This provides the most FPGA di

50、gital clock management (all have Xilinx FPGA nature of this). Xilinx FPGA provide the most advanced launched digital clock management and phase lock loop. Phase lock loop can provide precise clock comprehensive, and can reduce jitter, and realize the filter function.4. Embedded blocks RAM (BRAM)Most

51、 FPGA have nested block RAM, which greatly expand the application range of the FPGA and agility. Block RAM can be configured to single port RAM, two-port RAM, content address memory (CAM) and FIFO storage structure some. RAM, FIFO is the concept of is popular in this was not redundant, description.

52、CAM memory in its internal every single YuanZhongDou has a comparatively stored data in logic, writing CAM and internal each data, and returns compared with all the same port data, thus the address of data in the routing address switch is widely used. In addition to block RAM, still can place the LU

53、T flexibly FPGA RAM and ROM and configured structures such as FIFO. In practical application, the number of RAM chip internal pieces of choice chip is an important factor.Monolithic block RAM has a capacity of 18k bits, took the wide for 18 to bits, depth for 1024, and may, according to needs to cha

54、nge its position, but should satisfy harnessed plan.a two principles: first, the revised capacity (a wide depth) is not greater than 18k bit; Secondly, a wide cannot exceed 36 biggest bits. Of course, can be more pieces of block RAM cascade up to form larger RAM, now only limited by the number of RA

55、M chip inside block, and no longer subject to two above principle constraint.5. Rich wiring resources Wiring resources connected all the units inside the FPGA, and the length of the attachment and process determines the signal on the wire transmission speed and driving ability. The FPGA chip has a w

56、ealth of wiring resources inside, according to the process, length, width and distribution in different position and are divided into four kinds of different categories. The first kind is global wiring resources, used for chip inside global clock and global reset/buy a wiring; The second type is lon

57、g-term resources to complete chip speed signals between somebody and 2 of the clock signal wiring; global The third category is short term resources used to complete basic logic unit, the logical interconnection between and wiring; The fourth category is distributed wiring resources, used for propri

58、etary clock and reset the control signal.In practice, designers don't need direct selection wiring resources, layout wiring device can automatically according to the input logic nets table topology and constraint condition selecting wiring resources to connect each module unit. Essentially, wiring resources use method and the results of the design, direct relationship is closely.6. Underlying