ASIC設(shè)計(jì)的流程介紹

1、第3章 ASIC設(shè)計(jì)開(kāi)發(fā)流程3.1 ASIC設(shè)計(jì)流程介紹3.2 ASIC開(kāi)發(fā)流程步驟詳細(xì)描述 集成電路從設(shè)計(jì)到制造全過(guò)程，涉及到很多方面的知識(shí)和內(nèi)容，就本章而已，不可能完成全部?jī)?nèi)容的學(xué)習(xí)講解。我們這是從認(rèn)識(shí)的角度去學(xué)習(xí)集成電路的設(shè)計(jì)和制造流程，當(dāng)然，最主要的是學(xué)習(xí)集成電路的設(shè)計(jì)流程。 在開(kāi)始本章課程學(xué)習(xí)前，我們先來(lái)看看集成電路設(shè)計(jì)與制造全過(guò)程中的幾個(gè)主要流程框架。 集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)設(shè)計(jì)芯片檢測(cè)芯片檢測(cè)單晶、外單晶、外延材料延材料掩膜版掩膜版芯片制造芯片制造過(guò)程過(guò)程封裝封裝測(cè)試測(cè)試系統(tǒng)需求系統(tǒng)需求下面我們來(lái)介紹ASIC設(shè)計(jì)的基本流程。設(shè)計(jì)過(guò)程可分五個(gè)階段：第一階段：項(xiàng)目策劃第

2、二階段：總體設(shè)計(jì)第三階段：詳細(xì)設(shè)計(jì)和可測(cè)性設(shè)計(jì)第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì)第五階段：加工與完備3.1 ASIC設(shè)計(jì)流程介紹設(shè)計(jì)流程介紹第一階段：項(xiàng)目策劃任務(wù)：任務(wù)：形成項(xiàng)目任務(wù)書(shū) (項(xiàng)目進(jìn)度，周期管理等)。流流程：程：市場(chǎng)需求-調(diào)研-可行性研究-論證-決策-任務(wù)書(shū)。第二階段：總體設(shè)計(jì)任務(wù)：任務(wù)：確定設(shè)計(jì)對(duì)象和目標(biāo)，進(jìn)一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo)，論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。流程：流程：需求分析-系統(tǒng)方案-系統(tǒng)設(shè)計(jì)-系統(tǒng)仿真。輸出：輸出：系統(tǒng)規(guī)范化說(shuō)明(System Specification)：包括系統(tǒng)功能,性能,物理尺寸,設(shè)計(jì)模式,制造工藝,設(shè)計(jì)周期,設(shè)

3、計(jì)費(fèi)用等等.第三階段： 詳細(xì)設(shè)計(jì)和可測(cè)性設(shè)計(jì)任務(wù)：任務(wù)：分功能確定各個(gè)模塊算法的實(shí)現(xiàn)結(jié)構(gòu)，確定設(shè)計(jì)所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時(shí)間，成本，效益要求選擇加工廠家，實(shí)現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測(cè)性設(shè)計(jì)與時(shí)序分析可在詳細(xì)設(shè)計(jì)中一次綜合獲得，可測(cè)性設(shè)計(jì)常依據(jù)需要采用FullScan，PartScan等方式，可測(cè)性設(shè)計(jì)包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測(cè)試Memory的BIST。 流程：流程：邏輯設(shè)計(jì)-子功能分解-詳細(xì)時(shí)序框圖-分塊邏輯仿真-電路設(shè)計(jì)(算法的行為級(jí)，RTL級(jí)描述)-功能仿真-綜合

4、(加時(shí)序約束和設(shè)計(jì)庫(kù))-電路網(wǎng)表-網(wǎng)表仿真。 輸出：輸出： 功能設(shè)計(jì)(Function Design)：將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來(lái).通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。 邏輯設(shè)計(jì)(Logic Design)：這一步是將系統(tǒng)功能結(jié)構(gòu)化.通常以文本(Verilog HDL 或VHDL),原理圖,邏輯圖表示設(shè)計(jì)結(jié)果,有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果。電路設(shè)計(jì)(Circuit Design)：電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。 第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì) 任務(wù)任務(wù)：靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過(guò)計(jì)算信號(hào)沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤(主要是

5、SetupTime 和 HoldTime),與激勵(lì)無(wú)關(guān)。在深亞微米工藝中，因?yàn)殡娐愤B線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對(duì)布局布線有指導(dǎo)意義。 流程：流程：預(yù)布局布線(SDF文件)-網(wǎng)表仿真(帶延時(shí)文件)-靜態(tài)時(shí)序分析-布局布線-參數(shù)提取-SDF文件-后仿真-靜態(tài)時(shí)序分析-測(cè)試向量生成。 輸出：輸出： 物理設(shè)計(jì)(Physical Design or Layout Design)：物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步.它要將電路設(shè)計(jì)中的每一個(gè)元器件包括晶體管,電阻,電容,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息. 設(shè)計(jì)驗(yàn)證(Design

6、Verification)：在版圖設(shè)計(jì)完成以后,非常重要的一步工作是版圖驗(yàn)證.主要包括:設(shè)計(jì)規(guī)則檢查(DRC),版圖的電路提取(NE),電學(xué)規(guī)檢查(ERC)和寄生參數(shù)提取(PE)。第五階段：加工與完備任務(wù)：任務(wù)：聯(lián)系生產(chǎn)加工，準(zhǔn)備芯片的樣片測(cè)試和應(yīng)用準(zhǔn)備。流程：流程：工藝設(shè)計(jì)與生產(chǎn)-芯片測(cè)試-芯片應(yīng)用。輸出：輸出：用戶使用說(shuō)明書(shū)。 上面我們描述了集成電路設(shè)計(jì)的五個(gè)階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對(duì)應(yīng)的輸出結(jié)果。 實(shí)際工作中，主要的設(shè)計(jì)具體任務(wù)內(nèi)容可以用下面的流程圖來(lái)說(shuō)明。集成電路的設(shè)計(jì)過(guò)程：集成電路的設(shè)計(jì)過(guò)程： 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿真驗(yàn)證功能要求功能要求行為

7、設(shè)計(jì)（行為設(shè)計(jì)（VHDL）Sing off集成電路芯片設(shè)計(jì)過(guò)程框架集成電路芯片設(shè)計(jì)過(guò)程框架是是行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是設(shè)計(jì)業(yè)設(shè)計(jì)業(yè)典型ASIC設(shè)計(jì)具有下列相當(dāng)復(fù)雜的流程，實(shí)際中包含如下多項(xiàng)基本內(nèi)容：結(jié)構(gòu)及電氣規(guī)定。RTL級(jí)代碼設(shè)計(jì)和仿真測(cè)試平臺(tái)文件準(zhǔn)備。為具有存儲(chǔ)單元的模塊插入BIST(Design For test 設(shè)計(jì))。為了驗(yàn)證設(shè)計(jì)功能,進(jìn)行完全設(shè)計(jì)的動(dòng)態(tài)仿真。設(shè)計(jì)環(huán)境設(shè)置。包括使用的設(shè)計(jì)庫(kù)和其他一些環(huán)境變量。使用 Design Compiler工具,約束和綜合設(shè)計(jì),并且加入掃描鏈（或者JTAG）

8、。使用 Design Compiler自帶靜態(tài)時(shí)序分析器,進(jìn)行模塊級(jí)靜態(tài)時(shí)序分析。使用 Formality工具,進(jìn)行 RTL級(jí)和綜合后門(mén)級(jí)網(wǎng)表的 Formal Verification。版圖布局布線之前,使用PrimeTime工具進(jìn)行整個(gè)設(shè)計(jì)的靜態(tài)時(shí)序分析。將時(shí)序約束前標(biāo)注到版圖生成工具。時(shí)序驅(qū)動(dòng)的單元布局,時(shí)鐘樹(shù)插入和全局布線。將時(shí)鐘樹(shù)插入到DC的原始設(shè)計(jì)中。使用 Formality,對(duì)綜合后網(wǎng)表和插入時(shí)鐘樹(shù)網(wǎng)表進(jìn)行 Formal Verification。 從全局布線后的版圖中提取出估算的時(shí)間延時(shí)信息。將估算的時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者 Primetime。在P

9、rimetime中進(jìn)行靜態(tài)時(shí)序分析。在Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化。設(shè)計(jì)的詳細(xì)布線。從詳細(xì)布線設(shè)計(jì)中提取出實(shí)際時(shí)間延時(shí)信息。將提取出的實(shí)際時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者Primetime中。使用Primetime進(jìn)行版圖后的靜態(tài)時(shí)序分析。在 Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化（如需要)。進(jìn)行版圖后帶時(shí)間信息的門(mén)級(jí)仿真。LVS和DRC驗(yàn)證,然后流片。設(shè)計(jì)流程過(guò)程中，設(shè)計(jì)流程過(guò)程中， 使用語(yǔ)言：使用語(yǔ)言：VHDL/verilog HDL 各階段典型軟件介紹：各階段典型軟件介紹： 輸入工具： Summit Summit 公司 仿真工具： VCS, V

10、SS Synopsys 公司 綜合器：DesignCompile, BC Compile Synopsys 公司 布局布線工具: Dracula, Diva Cadence 公司 靜態(tài)時(shí)序分析: Prime Time Synopsys 公司 測(cè)試： DFT Compile Synopsys 公司 在實(shí)際工作中，不同的設(shè)計(jì)團(tuán)隊(duì)可能擁有不同的ASIC設(shè)計(jì)開(kāi)發(fā)流程，但是這些不同的開(kāi)發(fā)流程只是在對(duì)設(shè)計(jì)流程的各個(gè)階段命名時(shí)有一些細(xì)微的差別。總的來(lái)說(shuō)，ASIC設(shè)計(jì)的必要步驟是缺一不可的。一個(gè)ASIC芯片的設(shè)計(jì)必須要有一個(gè)團(tuán)結(jié)合作的團(tuán)隊(duì)才能夠完成。首先，我們來(lái)看看ASIC項(xiàng)目的主要步驟。然后，詳細(xì)描述各步驟

11、的具體內(nèi)容。3.2 ASIC開(kāi)發(fā)流程步驟詳細(xì)描述開(kāi)發(fā)流程步驟詳細(xì)描述ASIC項(xiàng)目的主要步騾包括：預(yù)研階段；頂層設(shè)計(jì)階段；模塊級(jí)設(shè)計(jì)階段；模塊實(shí)現(xiàn)階段；子系統(tǒng)仿真階段；系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門(mén)級(jí)仿真階段；后端版面設(shè)計(jì)階段；測(cè)試向量準(zhǔn)備階段；后端仿真階段；生產(chǎn)簽字；硅片測(cè)試階段。 在實(shí)際的ASIC開(kāi)發(fā)中，不可能像上述的那樣能夠一帆風(fēng)順地從頭至尾走完整個(gè)ASIC項(xiàng)目開(kāi)發(fā)流程。常常在某些階段遇到困難，并且有的困難在本階段是不能解決的。所以下一個(gè)階段往往會(huì)在遇到困難時(shí)向上一個(gè)階段產(chǎn)生反饋，比如在做模塊級(jí)詳細(xì)設(shè)計(jì)時(shí)發(fā)現(xiàn)模塊劃分不合理，一個(gè)模塊怎樣設(shè)計(jì)都不能完成分配給它的功能，或者是不能到達(dá)所要求的性能

12、。這時(shí)就要反饋到上級(jí)頂層設(shè)計(jì)，對(duì)系統(tǒng)模塊重新進(jìn)行劃分以解決問(wèn)題。有時(shí)反饋還可能向更上一級(jí)發(fā)生。 總之，下圖所示的流程是一個(gè)理想化的流程，在實(shí)際開(kāi)發(fā)中按照這一流程進(jìn)行開(kāi)發(fā)的同時(shí)，要靈活應(yīng)用反饋機(jī)制，不能認(rèn)為一個(gè)步驟走過(guò)了，結(jié)果就固定下來(lái)了，要解決問(wèn)題只能在本階段。 圖：ASIC開(kāi)發(fā)流程中各步驟 預(yù)研階段是ASIC項(xiàng)目開(kāi)發(fā)的最初始階段，也是開(kāi)發(fā)部門(mén)和市場(chǎng)部門(mén)工作結(jié)合得最緊密的一個(gè)階段。預(yù)研階段的工作就是要分析產(chǎn)品市場(chǎng)的商業(yè)機(jī)會(huì)，給出初姑的產(chǎn)品結(jié)構(gòu)，并驗(yàn)證產(chǎn)品結(jié)構(gòu)對(duì)于商業(yè)機(jī)會(huì)的把握程度。 該階段的任務(wù)：初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì)；產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計(jì)；風(fēng)險(xiǎn)和成本分析。1 預(yù)研階段 該階段輸出：項(xiàng)目

13、的時(shí)間和資源需求估計(jì)；晶片面積的估計(jì)；產(chǎn)品研發(fā)預(yù)算估計(jì)；初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì)；風(fēng)險(xiǎn)分析；設(shè)立產(chǎn)品的目標(biāo)、可行性和里程碑；設(shè)計(jì)路線和開(kāi)發(fā)工具的選定。 可行性分析是預(yù)研階段最重要的一個(gè)環(huán)節(jié)，它是對(duì)該項(xiàng)目的利潤(rùn)模型、開(kāi)發(fā)周期和風(fēng)險(xiǎn)性的分析。 如果設(shè)立ASIC開(kāi)發(fā)項(xiàng)目的目的是替代目前的一個(gè)成功產(chǎn)品，那么降低成本和增強(qiáng)功能是項(xiàng)日的最主要需求。如果設(shè)立ASIC開(kāi)發(fā)項(xiàng)日的目的是去開(kāi)拓新的市場(chǎng)或者替代目前尚未成功的產(chǎn)品，開(kāi)發(fā)時(shí)間將是項(xiàng)目中優(yōu)先級(jí)最高的需求。由于項(xiàng)目的開(kāi)發(fā)策略會(huì)對(duì)整個(gè)項(xiàng)目的結(jié)構(gòu)設(shè)計(jì)、開(kāi)發(fā)等產(chǎn)生巨大的影響，項(xiàng)目的規(guī)劃者需要根據(jù)項(xiàng)目的具體情況在預(yù)研階段開(kāi)始之前對(duì)項(xiàng)目的這些驅(qū)動(dòng)因素進(jìn)行歸納分析，以制

14、定項(xiàng)目的開(kāi)發(fā)策略。 頂層設(shè)計(jì)是一個(gè)富有創(chuàng)造性的階段，在這個(gè)階段，要定義產(chǎn)品的頂層架構(gòu)。許多經(jīng)典的工程折中問(wèn)題都需要在這個(gè)階段做出決定。產(chǎn)品的開(kāi)銷(xiāo)、設(shè)計(jì)的開(kāi)銷(xiāo)、產(chǎn)品上市時(shí)間、資源需求和風(fēng)險(xiǎn)之間的對(duì)比也是頂層結(jié)構(gòu)設(shè)計(jì)過(guò)程中的一部分。這個(gè)階段中的創(chuàng)造性思維對(duì)于產(chǎn)品的成功有著極大的影響。創(chuàng)造性可以體現(xiàn)在產(chǎn)品的創(chuàng)意、頂層架構(gòu)設(shè)計(jì)創(chuàng)意和設(shè)計(jì)流程的創(chuàng)意等方面。這個(gè)階段的工作主要由少數(shù)具有結(jié)構(gòu)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)才能的高級(jí)工程師參與。2 頂層設(shè)計(jì)階段該階段的任務(wù)：書(shū)寫(xiě)功能需求說(shuō)明；討論幾個(gè)頂層結(jié)構(gòu)備選項(xiàng)；分析這幾個(gè)頂層結(jié)構(gòu)選項(xiàng)需要考慮技術(shù)靈活性 、資源需求及開(kāi)發(fā)周期等；完成頂層結(jié)構(gòu)設(shè)計(jì)說(shuō)明；確定關(guān)鍵的模塊(如果需要

15、，這些模塊可以盡早開(kāi)始)確定需要使用的第三方IP模塊；選擇開(kāi)發(fā)組成員；確定新的工具；確定開(kāi)發(fā)路線/流程；討論風(fēng)險(xiǎn)；預(yù)估硅片面積、輸入輸出引腳、開(kāi)銷(xiāo)和功耗等。項(xiàng)目經(jīng)理的任務(wù)：完成項(xiàng)目計(jì)劃；確定資源(項(xiàng)目組、設(shè)備和工具)；組織培訓(xùn)課程。該階段輸出：功能需求說(shuō)明；頂層結(jié)構(gòu)設(shè)計(jì)說(shuō)明；初始的開(kāi)發(fā)計(jì)劃和資源需求。這個(gè)階段需要遞交的文檔： 結(jié)構(gòu)設(shè)計(jì)文檔：在這個(gè)文檔中，設(shè)計(jì)者需要清楚地描述電路板、軟件和ASIC的劃分。通常ASIC作為系統(tǒng)中的一個(gè)重要部分，它的功能需要在頂層結(jié)構(gòu)設(shè)計(jì)說(shuō)明中詳細(xì)的描述。 ASIC開(kāi)發(fā)計(jì)劃：這個(gè)計(jì)劃必須經(jīng)過(guò)項(xiàng)目管理人員的驗(yàn)收通過(guò)。同時(shí)，還需要完成設(shè)計(jì)線路描述文檔。這個(gè)文檔要定義項(xiàng)目

16、開(kāi)發(fā)中所需要的工具、技術(shù)和方法。 在這個(gè)階段，頂層結(jié)構(gòu)將被合理劃分成一些小的模塊。各個(gè)設(shè)計(jì)模塊之間需要認(rèn)真細(xì)致的合理劃分。確定功能，模塊與模塊之間的聯(lián)系等。 ASIC的層次化結(jié)構(gòu)最好用圖示方式表示，如果繪圖工具使用合理，這些圖可以直接用工具轉(zhuǎn)成結(jié)構(gòu)化的verilog或VHDL代碼。3 模塊級(jí)詳細(xì)設(shè)計(jì)階段本階段的任務(wù)：將頂層架構(gòu)分解成更小的模塊；定義模塊的功能和接口；回顧上一階段完成的初始項(xiàng)目開(kāi)發(fā)計(jì)劃和頂層結(jié) 構(gòu)設(shè)計(jì)文檔；風(fēng)險(xiǎn)分析(如果需要，對(duì)已有的計(jì)劃結(jié)構(gòu)進(jìn)行修改 以減少風(fēng)險(xiǎn))；組織開(kāi)發(fā)小組學(xué)習(xí)開(kāi)發(fā)規(guī)范(代碼編寫(xiě)風(fēng)格，開(kāi)發(fā) 環(huán)境的目錄結(jié)構(gòu)）；檢查芯片設(shè)計(jì)規(guī)則(晶片溫度，封裝，引腳，芯片 供電等

17、)；重新估計(jì)芯片的門(mén)數(shù)。項(xiàng)目經(jīng)理的任務(wù)：分析和管理開(kāi)發(fā)風(fēng)險(xiǎn)；更新開(kāi)發(fā)計(jì)劃，分配工作；開(kāi)始考慮芯片驗(yàn)證/確認(rèn)；建立一個(gè)文檔代碼管理機(jī)制。本階段輸出：所有模塊的設(shè)計(jì)文檔；準(zhǔn)確的項(xiàng)目開(kāi)發(fā)計(jì)劃。本階段的風(fēng)險(xiǎn)：一些組員可能在設(shè)計(jì)時(shí)感到有些孤立無(wú)援；開(kāi)發(fā)小組可能未理解項(xiàng)目的目標(biāo)。 在這個(gè)階段，ASIC的生產(chǎn)商必須確定下來(lái)。項(xiàng)目管理者必須與ASIC生產(chǎn)商建立例會(huì)制度，在這些例會(huì)中需要討論ASIC的結(jié)構(gòu)和設(shè)計(jì)路線。因?yàn)锳SIC生產(chǎn)商有他們的一套生產(chǎn)流程和他們自己的技術(shù)特點(diǎn)，設(shè)計(jì)也需要遵循他們的設(shè)計(jì)規(guī)則。在這些討論中，特別要注意的就是生產(chǎn)商對(duì)于生產(chǎn)簽字(尤其是在與新的生產(chǎn)商接觸時(shí))的要求和工具都有可能是不同于以

18、往的。這個(gè)環(huán)節(jié)要是了解得不清楚，這對(duì)于以后的生產(chǎn)簽字和芯片測(cè)試都會(huì)帶來(lái)巨大沖擊，輕則造成項(xiàng)目的延遲，重則投片失敗。本階段任務(wù)：模塊及設(shè)計(jì)、編碼、測(cè)試和綜合；芯片級(jí)的測(cè)試環(huán)境設(shè)計(jì)、編碼和測(cè)試；給出一個(gè)更準(zhǔn)確的芯片面積估計(jì)。項(xiàng)目管理者的任務(wù)：提供文檔規(guī)范和對(duì)設(shè)計(jì)文檔驗(yàn)收；設(shè)立和講解驗(yàn)收過(guò)程，確定哪些部分在什么時(shí)候 需要驗(yàn)收；每周組織會(huì)議，了解進(jìn)度，對(duì)發(fā)現(xiàn)的問(wèn)題進(jìn)行解 決；4 模塊實(shí)現(xiàn)階段和生產(chǎn)廠商談判進(jìn)行初始版圖設(shè)計(jì)的時(shí)間，需要 提交的材料等以便于生產(chǎn)廠商盡早對(duì)設(shè)計(jì)如何布 局布線有一個(gè)大致的了解，這樣對(duì)于以后正式交 付設(shè)計(jì)后生產(chǎn)廠商的工作順利開(kāi)展并縮短對(duì)方的 設(shè)計(jì)時(shí)問(wèn)有很大的幫助；驗(yàn)收測(cè)試?yán)O(shè)計(jì)和

19、分析測(cè)試覆蓋率；開(kāi)始安排資源準(zhǔn)備項(xiàng)目原型化和硅片測(cè)試；準(zhǔn)備好所有的第三方芯片的仿真模型。本階段輸出：所有的模塊設(shè)計(jì)、代碼和模塊織的測(cè)試；初始的模塊級(jí)綜合；最終決定的芯片引腳。該階段風(fēng)險(xiǎn)分析：該階段是最容易造成項(xiàng)目延遲的階段，所以必須 堅(jiān)持任務(wù)向前趕的原則，隨時(shí)關(guān)心各個(gè)小組的進(jìn) 度，及時(shí)發(fā)現(xiàn)問(wèn)題并安排解決資源，堅(jiān)持按時(shí)驗(yàn) 收；由于最終得到硅片的面積可能超過(guò)估計(jì)的最大 值，因此需要考慮怎樣修改設(shè)計(jì)縮小硅片面積。模塊設(shè)計(jì)可以劃分為以下5個(gè)任務(wù)：細(xì)化設(shè)計(jì)說(shuō)明；模塊設(shè)計(jì)；編碼；仿真；綜合。 在這個(gè)階段，需要開(kāi)始計(jì)劃硅片的測(cè)試。下面是一些重要的事項(xiàng)需要在這個(gè)階段考慮和跟蹤。 (1) 芯片引腳列表。引腳列表

20、需要在最終的網(wǎng)表遞交的前幾個(gè)星期生成，并通過(guò)驗(yàn)收確定下來(lái)。引腳列表必須征得ASIC生產(chǎn)廠商、ASIC前端設(shè)計(jì)小組和印制電路板設(shè)計(jì)小組的同意。 (2) 封裝。如果對(duì)于ASIC生產(chǎn)廠商來(lái)說(shuō)，封裝是新的，則ASIC生產(chǎn)廠商必須重新設(shè)計(jì)封裝。重新設(shè)計(jì)封裝主要是設(shè)計(jì)晶片與引腳之間的連接印制電路板。封裝的信號(hào)引腳數(shù)量、供電引腳數(shù)量和封裝的方式等都必須確定下來(lái)。如果重新制作封裝，項(xiàng)目管理者必須跟ASIC生產(chǎn)廠商確定封裝重新設(shè)計(jì)的時(shí)間，以便于重新考慮項(xiàng)目的開(kāi)發(fā)計(jì)劃。 (3) 樣片和預(yù)生產(chǎn)量。ASIC生產(chǎn)廠商一般為客戶提供一定數(shù)量的樣片。樣片一般可以有多種類(lèi)型，它們的返回和遞交時(shí)間都不一樣。對(duì)于初始的測(cè)試，必須

21、有足夠的數(shù)量可以保證硅片和系統(tǒng)的測(cè)試能夠快速、順利地進(jìn)行。通過(guò)和生產(chǎn)廠商的有效談判，可以提高芯片預(yù)生產(chǎn)量，這樣可以有效地提高產(chǎn)品的首批上市產(chǎn)量。 子系統(tǒng)仿真就是將那些獨(dú)立設(shè)計(jì)而在邏輯上關(guān)聯(lián)比較緊密的模塊集成在一起，組成一個(gè)小系統(tǒng)進(jìn)行仿真。在有些小的設(shè)計(jì)中子系統(tǒng)仿真是沒(méi)有必要的。但是有些大的系統(tǒng)，子系統(tǒng)仿真是非常有必要的。子系統(tǒng)仿真必須同時(shí)與模塊級(jí)設(shè)計(jì)同時(shí)進(jìn)行。5 子系統(tǒng)仿真階段 該階段的任務(wù)：撰寫(xiě)并驗(yàn)收測(cè)試列表文檔；撰寫(xiě)測(cè)試偽代碼，例如，CPU寄存器訪問(wèn)，測(cè)試 環(huán)境配置等；運(yùn)行仿真。該階段輸出：先成功地完成第一個(gè)子系統(tǒng)仿真；對(duì)第一個(gè)子系統(tǒng)的仿真結(jié)果進(jìn)行驗(yàn)收；完成所有子系統(tǒng)模塊仿真。該階段的風(fēng)險(xiǎn)

22、：測(cè)試小組和設(shè)計(jì)小組之間的交流不暢通會(huì)增加不 必要的項(xiàng)目進(jìn)度延緩，特別是會(huì)導(dǎo)致完成第個(gè) 仿真例的時(shí)間拖延。該階段的任務(wù)：撰寫(xiě)和驗(yàn)收系統(tǒng)測(cè)試?yán)臋n；編寫(xiě)測(cè)試偽代碼，例如CPU寄存器訪問(wèn)，測(cè)試環(huán) 境配置等；進(jìn)行RTL級(jí)仿真和門(mén)級(jí)仿真；記錄跟蹤問(wèn)題的解決過(guò)程，如可能，使用錯(cuò)誤自 動(dòng)報(bào)告系統(tǒng)進(jìn)行錯(cuò)誤的反饋和修改；檢查芯片設(shè)計(jì)是否滿足設(shè)計(jì)規(guī)范；開(kāi)始撰寫(xiě)芯片的使用指南；編寫(xiě)系統(tǒng)綜合的腳本，對(duì)系統(tǒng)進(jìn)行綜合；根據(jù)芯片的特性，畫(huà)出芯片內(nèi)模塊擺放的方法。6 系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門(mén)級(jí)仿真階段項(xiàng)目管理者的任務(wù)：密切注意仿真的進(jìn)度并安排定期的短會(huì)討論仿真 進(jìn)展；安排與ASIC生產(chǎn)廠商關(guān)于版圖設(shè)計(jì)的會(huì)議。該階段輸出

23、：成功地完成第一個(gè)系統(tǒng)測(cè)試?yán)?；?yàn)收過(guò)的系統(tǒng)仿真計(jì)劃；所有的RTL級(jí)仿真和門(mén)級(jí)仿真完成及測(cè)試報(bào)告；綜合后的網(wǎng)表。該階段的風(fēng)險(xiǎn)：是測(cè)試小組和設(shè)計(jì)小組之間的交流不通暢會(huì)延緩 項(xiàng)目進(jìn)度，特別是會(huì)導(dǎo)致第一個(gè)仿真實(shí)例的拖延。本小節(jié)所描述的工作是由ASIC生產(chǎn)廠商完成的。ASIC生產(chǎn)廠商的任務(wù)：測(cè)試版和最終版網(wǎng)表的版圖設(shè)計(jì)；檢查網(wǎng)表和測(cè)試向量的錯(cuò)誤；生成版圖設(shè)計(jì)后的時(shí)間面積信息。ASIC生產(chǎn)廠商輸出：布局布線完成后的時(shí)間面積信息；布局布線完成后的網(wǎng)表和標(biāo)準(zhǔn)時(shí)延文件；硅片制造的信息。7 后端版面設(shè)計(jì)階段 ASIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個(gè)物理的版圖設(shè)計(jì)。這個(gè)過(guò)程要使用一些復(fù)雜的工具，風(fēng)險(xiǎn)主要是由設(shè)計(jì)的大小

24、和系統(tǒng)速度需求決定。設(shè)計(jì)越大，系統(tǒng)速度越快，風(fēng)險(xiǎn)就越大。如果ASIC設(shè)計(jì)跟生產(chǎn)廠商以前已經(jīng)做過(guò)的完全不同，風(fēng)險(xiǎn)就會(huì)更大。這些不同包括：不同的工藝、邏輯門(mén)數(shù)量大、輸入輸出引腳數(shù)量大和使用非常可靠的邏輯單元等。該階段的任務(wù)：綜合、測(cè)試電路插入和測(cè)試向量生成；生成一個(gè)版圖設(shè)計(jì)文檔；支持版圖設(shè)計(jì)(平面圖設(shè)計(jì)和檢查時(shí)序等)；版圖設(shè)計(jì)之后的重新綜合(修理過(guò)載電路和時(shí)序)。項(xiàng)目管理者的任務(wù)：安排版圖設(shè)計(jì)和綜合會(huì)議并讓版圖設(shè)計(jì)和綜合的 工程師參與；檢查版圖設(shè)計(jì)的進(jìn)度。8 版面設(shè)計(jì)后仿真綜合階段該階段輸出：最終版本的網(wǎng)表；測(cè)試向量；版面設(shè)計(jì)后仿真和靜態(tài)時(shí)序分析結(jié)果。 該階段的風(fēng)險(xiǎn)：輸入輸出引腳經(jīng)常會(huì)發(fā)生錯(cuò)誤，需要多次對(duì)其進(jìn) 行檢查；版圖設(shè)計(jì)會(huì)有許多問(wèn)題(布線、時(shí)序等)，應(yīng)盡早 在測(cè)試版本的網(wǎng)表上進(jìn)行版圖設(shè)計(jì)；測(cè)試向量的生成會(huì)花費(fèi)很長(zhǎng)時(shí)間，也應(yīng)盡早開(kāi)始 測(cè)試向量的生成；門(mén)級(jí)仿真中會(huì)出現(xiàn)不定態(tài)，影響仿真的繼續(xù)，因 此在早些時(shí)