CMOS版圖設(shè)計

1、第三章第三章 版圖設(shè)計版圖設(shè)計光刻工藝光刻工藝 將光刻版（又稱為將光刻版（又稱為掩膜）放在光刻膠掩膜）放在光刻膠層上，然后用一定層上，然后用一定波長的紫外光照射，波長的紫外光照射，使光刻膠發(fā)生化學(xué)使光刻膠發(fā)生化學(xué)反應(yīng)。反應(yīng)。CMOS集成電路工藝集成電路工藝lP阱阱CMOS N型硅晶片型硅晶片(圓片圓片)lN阱阱CMOS P型硅晶片型硅晶片CMOS集成電路工藝集成電路工藝l雙阱CMOS N阱阱CMOS工藝工藝l晶片（晶片（Wafer）直徑）直徑100300mml厚度：厚度：0.40.7mmlP型硅晶片型硅晶片N阱阱CMOS工藝工藝流程流程準(zhǔn)備工作準(zhǔn)備工作N阱阱CMOS工藝工藝流程流程lP型硅晶片

2、型硅晶片l一個芯片一個芯片l第一步：第一步：N阱生成阱生成 1、氧化、氧化 2、光刻一：、光刻一：N阱光刻阱光刻 3、N阱摻雜阱摻雜l第二步：有源區(qū)的第二步：有源區(qū)的確定和場氧氧化確定和場氧氧化 1、淀積氮化硅層：、淀積氮化硅層：生成生成N阱后，首先去阱后，首先去除掉硅表面的氧化除掉硅表面的氧化層。然后重新生長層。然后重新生長一層薄氧化層，并一層薄氧化層，并淀積一層薄氮化硅淀積一層薄氮化硅 2、光刻二：場氧光、光刻二：場氧光刻，又稱為有源區(qū)刻，又稱為有源區(qū)光刻。光刻。 3、氧化層生長、氧化層生長l第三步：生長柵氧化層第三步：生長柵氧化層和生成多晶硅柵電極和生成多晶硅柵電極 1、生長柵氧化層：去

3、除、生長柵氧化層：去除掉有源區(qū)上的氮化硅層掉有源區(qū)上的氮化硅層及薄氧化層以后，生長及薄氧化層以后，生長一層作為柵氧化層的高一層作為柵氧化層的高質(zhì)量薄氧化層質(zhì)量薄氧化層 2、在柵氧化層上再淀積、在柵氧化層上再淀積一層作為柵電極材料的一層作為柵電極材料的多晶硅多晶硅 3、光刻三：光刻多晶硅、光刻三：光刻多晶硅l第四步：形成第四步：形成P溝道溝道MOS晶體管晶體管 1、光刻四：、光刻四：P溝道溝道MOS晶體管源漏光晶體管源漏光刻刻 2、P溝道源漏區(qū)摻雜溝道源漏區(qū)摻雜l第五步：形成第五步：形成N溝溝道道MOS晶體管晶體管 1、光刻五：、光刻五：N溝道溝道MOS晶體管源漏光晶體管源漏光刻刻 2、N溝道源

4、漏區(qū)摻溝道源漏區(qū)摻雜雜l第六步：光刻引線接觸孔第六步：光刻引線接觸孔 1、氧化：源漏摻雜后，去、氧化：源漏摻雜后，去除掉表面的光刻膠和薄氧除掉表面的光刻膠和薄氧化層，重新生長一層厚氧化層，重新生長一層厚氧化層。由于硅柵的保護(hù)作化層。由于硅柵的保護(hù)作用，其下方的柵氧化層還用，其下方的柵氧化層還保留，不會被腐蝕掉，起保留，不會被腐蝕掉，起柵介質(zhì)作用柵介質(zhì)作用2、光刻六：引線孔光刻。、光刻六：引線孔光刻。l第七步：光刻金屬互第七步：光刻金屬互連線連線 1、采用蒸發(fā)或者濺射、采用蒸發(fā)或者濺射工藝在晶片表面淀積工藝在晶片表面淀積金屬化層金屬化層 2、光刻七：互連線光、光刻七：互連線光刻。按照電路連接要刻

5、。按照電路連接要求，生成互連線，完求，生成互連線，完成管芯的制作。成管芯的制作。l第八步：光刻鈍化孔第八步：光刻鈍化孔 與通常集成電路一樣，為了保護(hù)與通常集成電路一樣，為了保護(hù)管芯表面，提高使用可靠性，生管芯表面，提高使用可靠性，生成管芯后，在表面再淀積一層保成管芯后，在表面再淀積一層保護(hù)層，又稱為鈍化層護(hù)層，又稱為鈍化層l第九步：后工序加工第九步：后工序加工l以上對應(yīng)教科書的以上對應(yīng)教科書的3.1節(jié)節(jié)版圖設(shè)計師版圖設(shè)計師l通曉基礎(chǔ)電學(xué)概念、工藝限制及特性通曉基礎(chǔ)電學(xué)概念、工藝限制及特性l對版圖規(guī)則擁有良好的相像和直覺的能力對版圖規(guī)則擁有良好的相像和直覺的能力l能夠?qū)W習(xí)和使用能夠?qū)W習(xí)和使用各種

6、各樣各種各樣的的CAD工具工具繪制反相器版圖繪制反相器版圖 版圖編輯工具使用版圖編輯工具使用器件加工工藝流程器件加工工藝流程OK！l畫畫N阱阱l畫擴(kuò)散區(qū)畫擴(kuò)散區(qū)l畫多晶硅畫多晶硅l畫接觸孔畫接觸孔contactl畫金屬畫金屬1l通孔通孔vial金屬金屬2版圖軟件版圖軟件lCadencelLakerlL-editlcadence EDA軟件分類軟件分類Cadence 概述概述Cadence 概述概述v全球最大的全球最大的 EDA 公司公司v提供系統(tǒng)級至版圖級的全線解決方案提供系統(tǒng)級至版圖級的全線解決方案v系統(tǒng)龐雜，工具眾多，不易入手系統(tǒng)龐雜，工具眾多，不易入手v除除綜合綜合外，在系統(tǒng)設(shè)計，在前端

7、設(shè)計輸入和仿外，在系統(tǒng)設(shè)計，在前端設(shè)計輸入和仿真，自動布局布線，版圖設(shè)計和驗證等領(lǐng)域居真，自動布局布線，版圖設(shè)計和驗證等領(lǐng)域居行業(yè)領(lǐng)先地位行業(yè)領(lǐng)先地位v具有廣泛的應(yīng)用支持具有廣泛的應(yīng)用支持v電子設(shè)計工程師必須掌握的工具之一電子設(shè)計工程師必須掌握的工具之一Cadence 概述概述vSystem-Level DesignvFunction VerificationvEmulation and AccelerationvSynthesis/Place-and-RoutevAnalog,RF,and Mixed-Signal DesignvPhysical Verification and Analy

8、sisvIC PackagingvPCB Design面臨的問題面臨的問題l軟件軟件 cadence 學(xué)習(xí)現(xiàn)在所需要的學(xué)習(xí)現(xiàn)在所需要的 版圖設(shè)計工具版圖設(shè)計工具 Virtuoso Layout Editor 版圖驗證工具版圖驗證工具 Diva l版圖版圖l版圖的尺寸與電路參數(shù)的對應(yīng)版圖的尺寸與電路參數(shù)的對應(yīng)l電路設(shè)計電路設(shè)計 電路參數(shù)？電路仿真電路參數(shù)？電路仿真 cadence 電路設(shè)計工具電路設(shè)計工具 Composer l工藝工藝l.設(shè)計思路設(shè)計思路l晶體管級電路設(shè)計晶體管級電路設(shè)計l版圖設(shè)計版圖設(shè)計l版圖驗證版圖驗證晶體管級電路設(shè)計晶體管級電路設(shè)計l建議用建議用orcad（spice）（）

9、（PC版）版）l與與cadence軟件較相似軟件較相似3.2 繪圖層繪圖層l版圖設(shè)計師所需繪制版圖的分層數(shù)目已經(jīng)減小版圖設(shè)計師所需繪制版圖的分層數(shù)目已經(jīng)減小到制版工藝所要求的最小數(shù)目，這種最小數(shù)目到制版工藝所要求的最小數(shù)目，這種最小數(shù)目的層稱為的層稱為繪圖層繪圖層。l繪圖層數(shù)目的最小化，降低了繪圖層數(shù)目的最小化，降低了CAD軟件的計軟件的計算需求，減小了人為錯誤并簡化了分層管理。算需求，減小了人為錯誤并簡化了分層管理。l生成光學(xué)掩模的掩模層或者分層的形狀有時會生成光學(xué)掩模的掩模層或者分層的形狀有時會和繪圖層不同。和繪圖層不同。3.2 繪圖層繪圖層l掩模層的層數(shù)可能比掩模層的層數(shù)可能比繪圖層繪圖

10、層多很多。附加的掩多很多。附加的掩模層是從繪圖層中自動生成的。模層是從繪圖層中自動生成的。l為了適應(yīng)制造工藝的變化，掩模層的尺寸可能為了適應(yīng)制造工藝的變化，掩模層的尺寸可能會根據(jù)繪圖層做一定的調(diào)整。這個調(diào)整會由制會根據(jù)繪圖層做一定的調(diào)整。這個調(diào)整會由制版工藝自動完成。版工藝自動完成。l所提到的所提到的“層層”，都是指繪圖層。，都是指繪圖層。3.3 晶體管版圖簡介晶體管版圖簡介版圖版圖l學(xué)會畫版圖學(xué)會畫版圖l認(rèn)版圖認(rèn)版圖lNMOSlPMOSVSSVDDINOUT繪圖層繪圖層5層層DRC規(guī)則規(guī)則畫版圖，認(rèn)版圖畫版圖，認(rèn)版圖lP32lP28，P26MVSSMVSSMVSSMVSSMMVSSVSSMV

11、SSMVSS3.7.2 棒形圖棒形圖U11A740412U10A740412共用電源節(jié)點以節(jié)省面積共用電源節(jié)點以節(jié)省面積P493.7.2 棒形圖棒形圖lP43U1A7401231U2A740412U3A7402231U4A74271213123.7.3 層次化設(shè)計層次化設(shè)計l上述例子就是層次化設(shè)計的一個例題上述例子就是層次化設(shè)計的一個例題l層次化設(shè)計是指這樣一種設(shè)計，它使用層次化設(shè)計是指這樣一種設(shè)計，它使用其他組其他組元元作為自身結(jié)構(gòu)的一部分。作為自身結(jié)構(gòu)的一部分。l其他組元其他組元的尺寸的尺寸l提出問題提出問題W=200um，L=1um的的MOSl某電路中需要一個寬為某電路中需要一個寬為20

12、0um，長為，長為1um的的MOS管。管。保持管子長、寬不變，保持管子長、寬不變，減小了寄生參數(shù)減小了寄生參數(shù)天線規(guī)則天線規(guī)則P172lSource-drain sharing, device splitting and parasitic reduction are fundamental techniques used throughout CMOS layout.lYou can use these techniques on many devices other than our small example. lKeep your eyes open for opportunity.3

13、.8 指狀晶體管版圖指狀晶體管版圖lP50lP156接觸孔的總電阻接觸孔的總電阻lP1393.6 通用設(shè)計規(guī)則通用設(shè)計規(guī)則lP39lP41lP56 3.9lP59 3.10lP60 3.11ASIC設(shè)計方法設(shè)計方法 按按版圖結(jié)構(gòu)及制造方法分，版圖結(jié)構(gòu)及制造方法分，有半定制有半定制(Semi-(Semi-custom)custom)和全定制和全定制(Full-custom)(Full-custom)兩種實現(xiàn)方法兩種實現(xiàn)方法 全定制方法全定制方法 是是一種基于晶體管級一種基于晶體管級的，手工設(shè)計版圖的，手工設(shè)計版圖的制造方法的制造方法 半定制法半定制法 是一種是一種約束性設(shè)計方式，約約束性設(shè)計方式

14、，約束的目的是簡化設(shè)計束的目的是簡化設(shè)計，縮短設(shè)計周期，降，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)低設(shè)計成本，提高設(shè)計正確率。計正確率。ASIC設(shè)計方法設(shè)計方法全定制法全定制法半定制法半定制法門陣列法門陣列法標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法可編程邏輯器件法可編程邏輯器件法l問題問題版圖的尺寸與電路參數(shù)的對應(yīng)版圖的尺寸與電路參數(shù)的對應(yīng)CMOS數(shù)字集成電路數(shù)字集成電路 -分析與設(shè)計分析與設(shè)計l采用采用0.8um雙阱雙阱CMOS工藝設(shè)計一位二進(jìn)制全工藝設(shè)計一位二進(jìn)制全加器電路加器電路l求和信號和進(jìn)位信號的傳輸延時求和信號和進(jìn)位信號的傳輸延時1.2ns(最壞最壞情況情況)l求和信號和進(jìn)位信號的總轉(zhuǎn)換延時求和信號和進(jìn)位

15、信號的總轉(zhuǎn)換延時1.2ns(最最壞情況壞情況)l電路面積電路面積1500um2lVDD=5V，fMAX=20Mhz時的動態(tài)功耗時的動態(tài)功耗1mW參數(shù)的計算參數(shù)的計算器件的線性電阻器件的線性電阻1()nnGTnRVV()nnoxWCLoxoxoxCtGoxGCC A同理同理, P器件的線性電阻器件的線性電阻1()ppGTpRVV()ppoxWCLoxoxoxCtGoxGCC Al有一個寬長比有一個寬長比=4 的的nFET。為了構(gòu)造一。為了構(gòu)造一個與個與nFET具有相同電阻的具有相同電阻的pFET，pFET的寬長比的寬長比=？已知？已知2.4npnp()()noxnpoxpWWCCLL()()2.

16、4*49.6npnpWWLLCMOS反向器的直流特性反向器的直流特性VMOUTA要求要求12MDDVVnp則則即即()()()nnpnnppkWWWLLkLnnoxkCnpoxkC例題例題1l一個一個CMOS反向器，反向器，其工藝具有下列參數(shù)其工藝具有下列參數(shù)l要求要求VM=1/2VDD，l求反向器管子的尺寸求反向器管子的尺寸2140/nkA V260/PkA V0.7TnTpVVV3DDVV例題例題2l一個一個CMOS反向器，反向器，其工藝具有下列參數(shù)其工藝具有下列參數(shù)l如果反向器管子的尺如果反向器管子的尺寸相同，寸相同，l求求VM2140/nkA V260/PkA V0.7TnTpVVV3

17、DDVV1nDDTpTnpMnpVVVV例題例題21nDDTpTnpMnpVVVV30.7*0.71.331npMnpkkVVkk反向器的開關(guān)特性反向器的開關(guān)特性(瞬態(tài)特性瞬態(tài)特性)上升時間上升時間2.2rpouttR C下降時間下降時間2.2fnouttR C1()ppDDTpRVV1()nnDDTnRVVmax1rfftt定義定義例題例題3l一個一個CMOS反向器電反向器電路，其工藝具有下列路，其工藝具有下列參數(shù)參數(shù)l求求fmax2150/nkA V242/PkA V0.7TnVV3.3DDVV0.85TpVV150outCfF()6nWL()8pWL1822.9()ppDDTpRVV2.2271.55rpouttR Cps1427.35()nnDDTnRVV2.2141fnouttR Cps9max12.42 10rffHztt與非門，或非門的設(shè)計與非門，或非門的設(shè)計l考慮考慮DC特性（電壓傳輸特性）特性（電壓傳輸特性）l開關(guān)特性（瞬態(tài)特性）開關(guān)特性（瞬態(tài)特性）lDC特性常被認(rèn)為不如開關(guān)特性重要特性常被認(rèn)為不如開關(guān)特性重要l設(shè)計其它門（非反向器）時，用反向器作為參設(shè)計其它門（非反向器）時，用反向器作為參照，使得上升時間近似等于下降時間。照，使得上升時間近似等于下降時間。l然后再去檢查然后再去檢查DC特性，以保證