FPGA基于verilog HDL的密碼鎖

1、EDA課程設(shè)計(jì)課設(shè)名稱： 密碼鎖課設(shè)日期： 2014.6.237.5姓 名：陳飛學(xué) 號(hào)：110250101哈爾濱工業(yè)大學(xué)（威海）信電學(xué)院電子信息工程2014.6一. 所用軟件與硬件介紹1.1所用軟件介紹QuartusII是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 QuartusII可以在XP、Linux以及Unix上使用，除了可以使用TCL腳本完成設(shè)計(jì)流程外，提供

2、了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 此外，QuartusII 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Ma

3、xplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)MaxplusII 的更新支持，QuartusII 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在QuartusII 中包含了許多諸如SignalTapII、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了MaxplusII 友好的圖形界面及簡(jiǎn)便的使用方法。1.2所用硬件介紹硬件的總體設(shè)計(jì)：FPGA數(shù)碼管顯示外部時(shí)鐘聲音報(bào)警鍵盤矩陣控制溫度傳感器故由上圖，將整個(gè)硬件電路部分主要分成五個(gè)部分

4、，即：FPGA電路設(shè)計(jì)，數(shù)碼管顯示驅(qū)動(dòng)電路設(shè)計(jì)，溫度傳感器電路設(shè)計(jì)，報(bào)警電路設(shè)計(jì)，鍵盤矩陣控制電路設(shè)計(jì)。I.FPGA芯片的介紹在本次課程設(shè)計(jì)中選用Altera公司Cyclone II系列FPGA器件。Altera公司2004年推出了新款Cyclone II系列FPGA器件。Cyclone II FPGA的成本比第一代Cyclone器件低30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求。隨著低復(fù)雜度FPGA器件成本的不斷下降，具有靈活性和及時(shí)面市優(yōu)勢(shì)的FPGA與 ASIC相比更有競(jìng)爭(zhēng)性，在數(shù)字消費(fèi)市場(chǎng)上的應(yīng)用也急劇增加。第一代Cyclone系列迄今發(fā)售了3百多萬(wàn)片，在全球擁有3,000多位

5、客戶，對(duì)大批量低成本數(shù)字消費(fèi)市場(chǎng)有著巨大的影響，該市場(chǎng)消納了三分之一的器件。同時(shí)，Cyclone II器件系列也在電信、計(jì)算機(jī)外設(shè)、工業(yè)和汽車市場(chǎng)上獲得了巨大的進(jìn)步。Cyclone II器件包含了許多新的特性，如嵌入存儲(chǔ)器、嵌入乘法器、PLL和低成本的封裝，這些都為諸如視頻顯示、數(shù)字電視(DTV)、機(jī)頂盒(STB)、DVD播放器、DSL調(diào)制解調(diào)器、家用網(wǎng)關(guān)和中低端路由器等批量應(yīng)用進(jìn)行了優(yōu)化。Cyclone II器件采用TSMC90nm低K絕緣材料工藝技術(shù)，這種技術(shù)結(jié)合Altera低成本的設(shè)計(jì)方式，使之能夠在更低的成本下制造出更大容量的器件。這種新的器件比第一代Cyclone產(chǎn)品具有兩倍多的I/

6、O引腳，且對(duì)可編程邏輯，存儲(chǔ)塊和其它特性進(jìn)行了最優(yōu)的組合，具有許多新的增強(qiáng)特性低成本的配置器件編輯Altera為配置Cyclone II FPGA提供了低成本的串行配置器件。這些串行配置器件定價(jià)為批量應(yīng)用，成本是相應(yīng)Cyclone II FPGA的10%。四個(gè)串行配置器件(1Mbit，4Mbit，16Mbit和64Mbit)提供了節(jié)省空間的8腳和16腳SOIC封裝。器件中任何不用于配置的存儲(chǔ)器可用于一般存儲(chǔ)，進(jìn)一步增強(qiáng)其價(jià)值。IP編輯Altera也為Cylcone II器件客戶提供了40多個(gè)可定制IP核，Altera和Altera Megafunction伙伴計(jì)劃(AMPPSM)合作者提供的不

7、同的IP核是專為Cyclone II架構(gòu)優(yōu)化的，包括：Nios II嵌入式處理器；DDR SDRAM控制器；FFT/IFFT；PCI編譯器；FIR編譯器；NCO編譯器；POS-PHY編譯器；Reed Solomon編譯器；Viterbi編譯器等等。II.數(shù)碼管顯示器液晶顯示器按其功能可分為三類，筆段式液晶顯示器，字符點(diǎn)陣式液晶顯示器和圖形點(diǎn)陣式液晶顯示器。前兩種可以顯示數(shù)字，字符，符號(hào)等。而圖形點(diǎn)陣式液晶顯示器還可以顯示漢子和任意圖形，達(dá)到圖文并茂的鮮果。在本課程設(shè)計(jì)中，受到試驗(yàn)箱的限制，在這里使用的是基本的數(shù)碼管顯示。當(dāng)數(shù)碼管特定的段加上電壓后，這些特定的段就會(huì)發(fā)亮，以形成我們眼睛看到的字樣

8、了。如：顯示一個(gè)“2”字，那么應(yīng)當(dāng)是a亮b亮g亮e亮d亮f不亮c不亮dp不亮。LED數(shù)碼管有一般亮和超亮等不同之分，也有0.5寸、1寸等不同的尺寸。小尺寸數(shù)碼管的顯示筆畫常用一個(gè)發(fā)光二極管組成，而大尺寸的數(shù)碼管由二個(gè)或多個(gè)發(fā)光二極管組成，一般情況下，單個(gè)發(fā)光二極管的管壓降為1.8V左右，電流不超過(guò)30mA。發(fā)光二極管的陽(yáng)極連接到一起連接到電源正極的稱為共陽(yáng)數(shù)碼管，發(fā)光二極管的陰極連接到一起連接到電源負(fù)極的稱為共陰數(shù)碼管。常用LED數(shù)碼管顯示的數(shù)字和字符是0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。二系統(tǒng)設(shè)計(jì)2.1設(shè)計(jì)思想 2.1.1課題背景 眾所周知，隨著科學(xué)技術(shù)的發(fā)展，以

9、及數(shù)字電路的各種產(chǎn)品廣泛應(yīng)用，傳統(tǒng)意義上的機(jī)械鎖應(yīng)用領(lǐng)域有限，且方便性不高。由于其構(gòu)造簡(jiǎn)單，多數(shù)采用物理性結(jié)構(gòu)且多數(shù)有常識(shí)的人對(duì)其構(gòu)造了如指掌，安全性不高。相對(duì)機(jī)械鎖，電子密碼鎖其保密性高，使用靈活性好，安全系數(shù)高，可實(shí)時(shí)改變其密碼，使用極其方便，在當(dāng)今社會(huì)得到了極其廣泛的應(yīng)用，也將是未來(lái)發(fā)展的趨勢(shì)。本設(shè)計(jì)使用EDA設(shè)計(jì)，使設(shè)計(jì)過(guò)程得到高度自動(dòng)化，其具有強(qiáng)大的設(shè)計(jì)、測(cè)試、仿真分析、管理等功能。使用EDA環(huán)境完成電路的系統(tǒng)綜合設(shè)計(jì)和仿真。 在數(shù)字信息技術(shù)高速發(fā)展的今天，越來(lái)越多的地方需要電子密碼鎖來(lái)進(jìn)行信息的加密與保密，而這種功能是傳統(tǒng)機(jī)械鎖無(wú)法實(shí)現(xiàn)的，因此，電子密碼鎖的設(shè)計(jì)越來(lái)越重要。其設(shè)計(jì)直

10、接關(guān)系到其使用的安全性，靈活性，實(shí)用性，以及用戶體驗(yàn)。 所以，在這個(gè)背景下，學(xué)會(huì)和掌握密碼鎖的設(shè)計(jì)是尤其重要的，而且要在這個(gè)基礎(chǔ)上，不斷提高其靈活，實(shí)用，及用戶體驗(yàn)性。2.1.2設(shè)計(jì)目的 1. 以往機(jī)械鎖使用繁瑣，安全性低，靈活性差，應(yīng)用領(lǐng)域有限。而密碼鎖可以應(yīng)用于各個(gè)領(lǐng)域，如電子產(chǎn)品的保密，系統(tǒng)程序的保密等各種數(shù)字信息產(chǎn)品的加密保密。還可通過(guò)外接物理系統(tǒng)，取代傳統(tǒng)機(jī)械鎖，應(yīng)用于日常生活的方方面面，例如最基本的門鎖。可以說(shuō)電子密碼鎖功能強(qiáng)大，安全性高，靈活性強(qiáng)，必將是未來(lái)發(fā)展的趨勢(shì)。 本設(shè)計(jì)基于Verilog HDL語(yǔ)言來(lái)設(shè)計(jì)密碼鎖，可以快速、靈活地設(shè)計(jì)出符合各種要求的密碼鎖。 2.掌握FPG

11、A的設(shè)計(jì)方法與應(yīng)用。2.2工作原理及系統(tǒng)框圖1、四個(gè)鍵，確認(rèn)鍵，開(kāi)始復(fù)位鍵，解密鍵，更改密碼鍵。2、密碼長(zhǎng)度為5位，設(shè)置一個(gè)初始密碼88888。3、在系統(tǒng)上電時(shí)，輸入88888（數(shù)碼管同步顯示），按下確認(rèn)鍵即可開(kāi)鎖（密碼正確，LED燈亮）。4、開(kāi)鎖狀態(tài)下，按下更改密碼鍵即可通過(guò)4*4矩陣鍵盤輸入新密碼。5、新密碼數(shù)據(jù)格式為0F6、按確認(rèn)鍵，新密碼生效。7、按下解密鍵，輸入新密碼，按下確認(rèn)鍵可解鎖。8、重復(fù)上述步驟，輸入新密碼，即可開(kāi)鎖，且密碼正確情況下LED燈亮若密碼不正確，則LED燈不亮，鎖閉，可繼續(xù)輸入密碼，當(dāng)三次輸入密碼錯(cuò)誤時(shí)蜂鳴器響予以警告。9、以上為整個(gè)系統(tǒng)的工作原理及狀態(tài)。10、實(shí)

12、驗(yàn)參考框圖。LED燈提示電路蜂鳴器報(bào)警電路輸入按扭開(kāi)關(guān)輸入鎖存電路密碼存儲(chǔ)電路開(kāi)鎖控制電路數(shù)碼管顯示電路11、總體框圖如下 總體框圖控制模塊密碼設(shè)置4*4矩陣鍵盤 調(diào)用部分頂層模塊 報(bào)警部分蜂鳴器LED燈指示顯示部分七段數(shù)碼管總原理圖：2.3.子模塊輸入輸出和功能 密碼鎖分為六個(gè)個(gè)模塊：頂層模塊、數(shù)碼顯示模塊、蜂鳴器模塊、控制模塊、LED燈指示模塊、密碼輸入模塊。其中由頂層模塊調(diào)其他分模塊來(lái)實(shí)現(xiàn)密碼鎖功能。1. 頂層及控制模塊 實(shí)現(xiàn)幾個(gè)模塊的配合工作，它能實(shí)現(xiàn)對(duì)密碼的設(shè)置和顯示，同時(shí)在密碼正確時(shí)LED燈亮，錯(cuò)誤三次時(shí)通過(guò)蜂鳴器發(fā)出警報(bào)。2. 數(shù)碼管顯示模塊數(shù)碼管常用于電子產(chǎn)品的顯示部分，原理簡(jiǎn)

13、單易于實(shí)現(xiàn)，這里為5個(gè)密碼，需要5個(gè)數(shù)碼管來(lái)顯示。 6個(gè)輸入，其中CLK為時(shí)鐘信號(hào)，segData1-5為每個(gè)密碼。兩個(gè)輸出，segCtl7.0 對(duì)數(shù)碼管片選，segData7.0為譯碼后的段控制信號(hào)。3、蜂鳴器模塊蜂鳴器是一種一體化結(jié)構(gòu)的電子訊響器，采用直流電壓供電，廣泛應(yīng)用各類電子產(chǎn)品中作發(fā)聲器件。如圖為其原理圖： 圖 1.1 蜂鳴器原理圖結(jié)構(gòu)蜂鳴器功能實(shí)現(xiàn):程序共有兩個(gè)輸入信號(hào)分別為ENA，clk,輸出為COUT，密碼輸入錯(cuò)誤三次，ENA置1，COUT置1，蜂鳴器響，需要注意的是，蜂鳴器模塊時(shí)鐘頻率不能過(guò)快。 5.LED燈指示模塊 為了顯示明顯，用了所有LED，給同一pass_LED信號(hào)

14、，低電平有效。6.鍵盤輸入模塊 實(shí)時(shí)動(dòng)態(tài)掃描，輸出按鍵有效值key_value4.0,及按鍵標(biāo)志位key_flag。三軟件設(shè)計(jì)3.1程序流程圖和狀態(tài)機(jī)程序流程圖：狀態(tài)機(jī): 3.2程序清單（1）Dingceng模塊 module dingceng(clk,key_GM,key_QR,key_JM,key_RST,key_ready,key_value,M1,M2,M3,M4,M5,filed_alarm,pass_led);input clk;input key_GM,key_QR,key_JM,key_RST,key_ready;input 4:0 key_value;output 3:0 M

15、1;output 3:0 M2;output 3:0 M3;output 3:0 M4;output 3:0 M5;output filed_alarm;output pass_led;reg 3:0 M1;reg 3:0 M2;reg 3:0 M3;reg 3:0 M4;reg 3:0 M5;reg filed_alarm,pass_led;reg JM_flag;reg GM_flag;reg sign;reg 2:0 main_state;reg 3:0 Old1;reg 3:0 Old2;reg 3:0 Old3;reg 3:0 Old4;reg 3:0 Old5; /cun fang

16、 yuan shi mi mareg 2:0 Q,QQ;/ji lu mi ms shu ru ci shureg 1:0 try_times;parameter DD=3b000, RS=3b001, JM=3b010, GM=3b011, QR=3b100;always(posedge clk ) if(!key_RST) main_state=RS; else begin case(main_state) DD: begin if(!key_JM) main_state=JM; else if(key_GM=0)&(JM_flag=1) begin pass_led=1; GM_flag

17、=1; filed_alarm=0; main_state=GM; end else main_state=DD; end RS: begin M1=0;M2=0;M3=0;M4=0;M5=0; Old1=8;Old2=8;Old3=8;Old4=8;Old5=8; filed_alarm=0; JM_flag=0; try_times=0; main_state=DD; pass_led=1;Q=0; QQ=0; sign=0; end JM: begin if(key_ready=1) sign=1; elseif(key_ready=0 & sign=1)begin sign=0;cas

18、e(Q) 0:begin M1=key_value;Q=3b001; main_state=DD;end 1:begin M2=key_value;Q=3b010; main_state=DD;end 2:begin M3=key_value;Q=3b011; main_state=DD;end 3:begin M4=key_value;Q=3b100; main_state=DD;end 4:begin M5=key_value;Q=3b000; main_state=QR;end endcase end else main_state=JM; end GM: begin if(key_re

19、ady=1) sign=1; elseif(key_ready=0 & sign=1)begin sign=0;case(QQ) 0:begin M1=key_value;QQ=3b001; main_state=DD;end 1:begin M2=key_value;QQ=3b010; main_state=DD;end 2:begin M3=key_value;QQ=3b011; main_state=DD;end 3:begin M4=key_value;QQ=3b100; main_state=DD;end 4:begin M5=key_value;QQ=3b000; main_sta

20、te=QR;end endcase end else main_state=GM; end QR: if(key_QR=0) begin if(GM_flag=1) begin Old1=M1; Old2=M2; Old3=M3; Old4=M4; Old5=M5; GM_flag=0; main_state=DD; end else if(Old1=M1)&(Old2=M2)&(Old3=M3)&(Old4=M4)&(Old5=M5) begin pass_led=0; filed_alarm=0; try_times=2b00; JM_flag=1; M1=0;M2=0;M3=0;M4=0

21、;M5=0; main_state2b01) begin filed_alarm=1; pass_led=1; try_times=2b00; main_state=DD; M1=0;M2=0;M3=0;M4=0;M5=0; end else begin try_times=try_times+2b01; pass_led=1; filed_alarm=0; main_state=DD; M1=0;M2=0;M3=0;M4=0;M5=0; end end else main_state=QR; default:; endcase end endmodule （2）鍵盤模塊keyboardmod

22、ule keyboard(clk,rst,inrow,outcol,/行輸入，列讀出key_value,/鍵值key_flag,);input clk,rst; /時(shí)鐘25mhzinput 3:0 inrow; output 3:0 outcol; output 4:0 key_value; output key_flag; reg clock; /定義25時(shí)鐘reg key_flag; /按鍵標(biāo)志位reg jud_flag; /按鍵標(biāo)志位reg 3:0 col; /行輸入掃描值reg 3:0 inrow_reg; /寄存掃描列值reg 3:0 outcol_reg; /寄存掃描行值reg 2

23、:0 state; /狀態(tài)標(biāo)志-判斷是否有按鍵按下reg 4:0 key_value; /讀取按鍵值reg 19:0 count;reg 7:0 keynum_1; /寄存掃描列值/產(chǎn)生25hz時(shí)鐘always(posedge clk) begin count=20d50000) begin clock=clock; count逐行掃描統(tǒng)一處理always(posedge clock)if(rst=1)beginstate=0; key_flag=1b0;endelsebegincase(state)0: /初值0begincol=4b0000; /行掃描輸入值key_flag=1b0;if(

24、inrow!=4b1111) /有鍵按下beginstate=1;col=4b1110; /開(kāi)始掃描endelse state=0; /總體判斷是否有按鍵按下，確定按鍵標(biāo)志位end1:beginif(inrow!=4b1111)beginstate=5; /有按鍵時(shí)直接進(jìn)入狀態(tài)5end elsebeginstate=2;col=4b1101;endend2:beginif(inrow!=4b1111)beginstate=5;end elsebeginstate=3;col=4b1011;endend3:beginif(inrow!=4b1111)beginstate=5;end elsebe

25、ginstate=4;col=4b0111;endend4: beginif(inrow!=4b1111)beginstate=5;endelse state=0;end5:beginif(inrow!=4b1111)begininrow_reg=inrow; /保存掃描行值 /讀得outcol_reg=col; /保存掃描列值key_flag=1b1; /有鍵按下為1state=0; /連續(xù)掃描狀態(tài)5直至無(wú)按鍵按下，從0開(kāi)始endelse state=0;endendcaseend /always(clock)beginif (keynum_1 = outcol_reg,inrow_reg)

26、 begin /連續(xù)2次檢測(cè)到的按鍵值相同，穩(wěn)定jud_flag=1; end else beginjud_flag=0;keynum_1=outcol_reg,inrow_reg; endend/對(duì)鍵盤掃描結(jié)果譯碼得到按鍵數(shù)值always(posedge key_flag)begin / if(key_flag=1b1) begincase(outcol_reg,inrow_reg) 8b1110_1110:begin key_value=0;end 8b1110_1101:begin key_value=1;end 8b1110_1011:begin key_value=2;end 8b1

27、110_0111:begin key_value=3;end 8b1101_1110:begin key_value=4;end 8b1101_1101:begin key_value=5;end 8b1101_1011:begin key_value=6;end 8b1101_0111:begin key_value=7;end 8b1011_1110:begin key_value=8;end 8b1011_1101:begin key_value=9;end 8b1011_1011:begin key_value=10;end 8b1011_0111:begin key_value=11

28、;end 8b0111_1110:begin key_value=12;end 8b0111_1101:begin key_value=13;end 8b0111_1011:begin key_value=14;end 8b0111_0111:begin key_value=15;end default: key_value = 16; /無(wú)按鍵按下或無(wú)效按鍵組合endcase endendassign outcol=col;endmodule（3）顯示模塊showmodule show( CLK, segData,segCtl,segData_1,segData_2,segData_3,se

29、gData_4,segData_5);input CLK;output reg 7:0segData;output reg 4:0segCtl;input 3:0segData_1;input 3:0segData_2;input 3:0segData_3;input 3:0segData_4;input 3:0segData_5;reg 7:0segDataReg; /段選掃描reg 4:0segCtlReg; /位選掃描reg 2:0segState; /狀態(tài)掃描/reg 15:0cnt1ms;reg clk1000Hz;always(posedge CLK) /1ms begin if(

30、cnt1ms=16d12500) begin cnt1ms=16b0; clk1000Hz=clk1000Hz; end else cnt1ms=cnt1ms+16b1; end /always(posedge clk1000Hz) /狀態(tài)掃描 begin case(segState) /初值為0 3b000: beginsegCtlReg=5b00001;segState=segState+3b001; /掃描下一狀態(tài)segDataReg=segData_1; /段選、位選同時(shí)傳值 end 3b001: beginsegCtlReg=5b00010;segState=segState+3b0

31、01;segDataReg=segData_2; end 3b010: beginsegCtlReg=5b00100;segState=segState+3b001;segDataReg=segData_3; end 3b011: beginsegCtlReg=5b01000;segState=segState+3b001;segDataReg=segData_4; end 3b100: beginsegCtlReg=5b10000;segDataReg=segData_5;segState=3b000; end default:;endcase end/always(posedge CLK)

32、 beginsegCtl=segCtlReg; /位選段選同時(shí)賦值、數(shù)碼管譯碼 case(segDataReg) 4d15:segData=8b1000_1110; 4d14:segData=8b1000_0110; 4d13:segData=8b1010_0001; 4d12:segData=8b1100_0110; 4d11:segData=8b1000_0011; 4d10:segData=8b1010_0000; 4d9:segData=8b1001_0000; 4d8:segData=8b1000_0000; 4d7:segData=8b1111_1000; 4d6:segData=

33、8b1000_0010; 4d5:segData=8b1001_0010; 4d4:segData=8b1001_1001; 4d3:segData=8b1011_0000; 4d2:segData=8b1010_0100; 4d1:segData=8b1111_1001; 4d0:segData=8b1100_0000; default:;endcase endendmodule（4）蜂鳴模塊speakermodule speaker(ENA,CLK2,COUT); /ENA為使能信號(hào)，CLK為時(shí)鐘信號(hào)規(guī)定工作頻率input ENA,CLK2;output COUT;reg COUT;reg 20:0 Clk_f;reg f;always(posedge CLK2) begin if(Clk_f=2500) begin Clk_f=0; f=f; end else Clk_f=Clk_f+1; endalways(posedge CLK2 ) /CLK2為敏感信號(hào)begin if(ENA) /當(dāng)ENA為1并且Q1小于6時(shí)執(zhí)行下面的語(yǔ)句 /ENA為0時(shí)，執(zhí)行下面的