FPGA全面介紹PPT

1、三傻微談FPGA目錄CONTENTMain ideaFPGA發(fā)展概述1Present by 羅海林設(shè)計(jì)思想與技巧2Present by 譚攏FPGA設(shè)計(jì)實(shí)例3Present by 張亦弛FPGA發(fā)展概述1Present by 羅海林1.1 FPGA三國(guó)演義1.2 FPGA結(jié)構(gòu)概述1.3 FPGA發(fā)展趨勢(shì)FPGA發(fā)展概述1.1 FPGA三國(guó)演義PART 1阿爾特拉：1983 PLD發(fā)明者賽靈思：1984 FPGA發(fā)明者萊迪思：1983 ISP發(fā)明者FPGAWahlstrom Sven Erik于1967年提出FPGA概念FPGA發(fā)展概述PART 1 CPLD的時(shí)代我國(guó)最早的供應(yīng)商Lattice

2、ispLSI 1032/10161996-98把持FPGA市場(chǎng)1996年追趕 銷(xiāo)售模式 第一款 FLEX 8000 FPGA 反擊先組合，后時(shí)序多個(gè)時(shí)鐘輸入細(xì)顆粒查找表結(jié)構(gòu)豐富的寄存器資源分段路由布線(xiàn)結(jié)構(gòu)電路上電加載直接集成三態(tài)門(mén)xc3000/4000 xc3000/4000Windows平臺(tái)maxplusII界面MAX7000 電路規(guī)模得到空前提高橫掃千軍！ 比較的是規(guī)模1.1 FPGA三國(guó)演義FPGA發(fā)展概述PART 1FPGA發(fā)展期行業(yè)領(lǐng)導(dǎo)者 占據(jù)市場(chǎng)確定大規(guī)模FPGA思路FLEX 10K FPGA 鎖相環(huán)(PLL)抗衡FLEX 10K FPGA 嵌入式RAM抗衡實(shí)現(xiàn)三態(tài)門(mén)粗顆粒結(jié)構(gòu)嵌入

3、式RAM非對(duì)稱(chēng)結(jié)構(gòu)集成三態(tài)門(mén)細(xì)顆粒結(jié)構(gòu)分布式RAM孤島式結(jié)構(gòu)xc3000/4000 比較的是規(guī)模和速度CPLD將擊敗FPGA99年收購(gòu)AMD的 Vantis01年收購(gòu)Lucent的ORCA元?dú)獯髠?開(kāi)始蟄伏1.1 FPGA三國(guó)演義FPGA發(fā)展概述PART 1FPGA騰飛期邏 輯 規(guī) 模 存儲(chǔ)器尺寸時(shí) 鐘 資 源 串并收發(fā)器2002 Stratix 帶嵌入式DSPVirtex Spartan3 Stratix Cyclone3 MAX03年全球第一款 90nm工藝 FPGA 2008 全球第一款40nm工藝2010 全球第一款28nm工藝 2013 Intel 的 14 nm 三柵極工藝出其不意

4、 避其鋒芒2004年推出LatticeECP/M 價(jià)格競(jìng)爭(zhēng)LatticeSC/MIPhone7中加入FPGA2016 被中資公司收購(gòu)超20位美國(guó)會(huì)議員反對(duì)2015 被intel收購(gòu)1.1 FPGA三國(guó)演義FPGA發(fā)展概述1.2 FPGA結(jié)構(gòu)概述PART 1IOB：可編程輸入輸出單元CLB：可配置邏輯塊DCM：數(shù)字時(shí)鐘管理模塊BRAM：嵌入式塊RAM豐富的布線(xiàn)資源底層內(nèi)嵌功能單元：DLL、PLL、DSP和CPU等軟核內(nèi)嵌專(zhuān)用硬核：SERDES等IOBCLBDCMBRAMBRAMIOBIOBIOBFPGA發(fā)展概述1.3 FPGA發(fā)展趨勢(shì)PART 12016年10月11日首款嵌入式FPGA誕生FPG

5、A的發(fā)展分為三個(gè)階段TTL邏輯集成電路可編程IO互聯(lián)網(wǎng)的普及路由器及交換器出貨量大增服務(wù)器數(shù)據(jù)中心加速人工智能、5G等需求降低能耗：內(nèi)部連線(xiàn)方式直接連接至SoC時(shí)延FPGA有可能迎來(lái)應(yīng)用于人工智能（AI）的好時(shí)機(jī)FPGA設(shè)計(jì)思想與技巧2Present by 譚攏乒乓操作、串并轉(zhuǎn)換、流水線(xiàn)操作、數(shù)據(jù)接口的同步方法用于數(shù)據(jù)流控制FPGA設(shè)計(jì)思想與技巧乒乓操作PART 2處理流程輸入數(shù)據(jù)流通過(guò)“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖區(qū)， 數(shù)據(jù)緩沖模塊可以為任何存儲(chǔ)模塊，比較常用的存儲(chǔ)單元為雙口 RAM(DPRAM)、單口 RAM(SPRAM)、FIFO 等。 在第1個(gè)緩沖周期，將輸入的數(shù)據(jù)

6、流緩存到“ 數(shù)據(jù)緩沖模塊 1” 在第2個(gè)緩沖周期，通過(guò)“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊 2”，同時(shí)將“數(shù)據(jù)緩沖模塊 1” 緩存的第 1 個(gè)周期數(shù)據(jù)通過(guò)“ 輸入數(shù)據(jù)選擇單元”的選擇， 送到“ 數(shù)據(jù)流運(yùn)算處理模塊” 進(jìn)行運(yùn)算處理； 在第 3 個(gè)緩沖周期通過(guò)“ 輸入數(shù)據(jù)選擇單元” 的再次切換，將輸入的數(shù)據(jù)流緩存到“ 數(shù)據(jù)緩沖模塊 1”，同時(shí)將“ 數(shù)據(jù)緩沖模塊 2”緩存的第2個(gè)周期的數(shù)據(jù)通過(guò)“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算處理。如此循環(huán)。 FPGA設(shè)計(jì)思想與技巧乒乓操作PART 2優(yōu)點(diǎn)經(jīng)過(guò)緩沖的數(shù)據(jù)流沒(méi)有時(shí)間停頓，常常應(yīng)用于流水線(xiàn)式算法節(jié)約緩沖

7、區(qū)空間低速模塊處理高速數(shù)據(jù)流FPGA設(shè)計(jì)思想與技巧乒乓操作PART 2利用乒乓操作降低數(shù)據(jù)速率FPGA設(shè)計(jì)思想與技巧乒乓操作PART 2數(shù)據(jù)流處理的常用手段面積與速度互換原則實(shí)現(xiàn)方法：寄存器RAM排列順序有規(guī)定的串并轉(zhuǎn)換：case復(fù)雜的串并轉(zhuǎn)換：FSMFPGA設(shè)計(jì)思想與技巧串并轉(zhuǎn)換PART 2一種處理流程和順序操作的思想 適用情況：高速設(shè)計(jì)提高工作頻率某個(gè)設(shè)計(jì)分為若干步驟，且整個(gè)數(shù)據(jù)處理是“單流向”，沒(méi)有反饋或迭代運(yùn)算，前一個(gè)步驟輸出是下一個(gè)步驟輸入。FPGA設(shè)計(jì)思想與技巧流水線(xiàn)操作PART 2流水線(xiàn)設(shè)計(jì)時(shí)序示意圖FPGA設(shè)計(jì)思想與技巧流水線(xiàn)操作PART 2注意問(wèn)題：設(shè)計(jì)時(shí)序的合理安排、前后級(jí)

8、接口間數(shù)據(jù)流速的匹配操作步驟劃分合理，統(tǒng)籌考慮各個(gè)操作步驟間的數(shù)據(jù)流量 前級(jí)操作時(shí)間 = 后級(jí)操作時(shí)間，直接相連 前級(jí)操作時(shí)間 后級(jí)操作時(shí)間，緩存 前級(jí)操作時(shí)間 后級(jí)操作時(shí)間，邏輯復(fù)制等操作FPGA設(shè)計(jì)思想與技巧流水線(xiàn)操作PART 2 FPGA設(shè)計(jì)常見(jiàn)的重要問(wèn)題，也是設(shè)計(jì)工作不穩(wěn)定的重要原因 錯(cuò)誤的數(shù)據(jù)接口同步方法：手工加入BUFT或非門(mén)調(diào)整數(shù)據(jù)延遲相位差90度的時(shí)鐘信號(hào) 正確的數(shù)據(jù)接口同步方法：輸入輸出的延時(shí)不可測(cè)，如何完成數(shù)據(jù)同步數(shù)據(jù)有固定格式（幀結(jié)構(gòu)）上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的FPGA設(shè)計(jì)思想與技巧數(shù)據(jù)接口同步方法PART 2輸入輸出的延時(shí)不可測(cè)，如何完成數(shù)據(jù)同步建立同步機(jī)制：可以用一個(gè)

9、同步使能，或者同步指示信號(hào)另外數(shù)據(jù)通過(guò)RAM或FIFO存取，也可以達(dá)到數(shù)據(jù)同步的目的FPGA設(shè)計(jì)思想與技巧數(shù)據(jù)接口同步方法PART 2數(shù)據(jù)有固定格式（幀結(jié)構(gòu)）這種情況在通信系統(tǒng)中非常普遍，因?yàn)楹芏鄶?shù)據(jù)是按照“幀”組織的。由于整個(gè)系統(tǒng)對(duì)時(shí)鐘要求很高，常常專(zhuān)門(mén)設(shè)計(jì)一塊時(shí)鐘板完成高精度時(shí)鐘的產(chǎn)生于驅(qū)動(dòng) 。兩個(gè)問(wèn)題：如何完成數(shù)據(jù)同步，并發(fā)現(xiàn)數(shù)據(jù)的“頭”？ 同步指示信號(hào)，或RAM，F(xiàn)IFO緩存一下； 傳輸一個(gè)數(shù)據(jù)起始位置的指示信號(hào)，或插入同步碼FPGA設(shè)計(jì)思想與技巧數(shù)據(jù)接口同步方法PART 2上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的輸入數(shù)據(jù)與本級(jí)處理時(shí)鐘同頻率輸入輸入與本級(jí)處理時(shí)鐘異步 寄存器對(duì)異步時(shí)鐘域的數(shù)據(jù)進(jìn)行兩

10、次采樣； DPRAM，異步FIFOFPGA設(shè)計(jì)思想與技巧數(shù)據(jù)接口同步方法PART 2FPGA設(shè)計(jì)實(shí)例3Present by 張亦弛基于FPGA+DSP架構(gòu)的最小系統(tǒng)設(shè)計(jì)FPGA設(shè)計(jì)實(shí)例PART 3 FPGA：時(shí)序控制能力強(qiáng) DSP：數(shù)字信號(hào)處理及算法強(qiáng)能否將兩者的優(yōu)勢(shì)互補(bǔ)？FPGA設(shè)計(jì)實(shí)例微型慣導(dǎo)系統(tǒng)PART 3微型慣導(dǎo)系統(tǒng)線(xiàn)加速度信號(hào)角加速度信號(hào)溫度信號(hào)GPS信號(hào)FPGA設(shè)計(jì)實(shí)例微型慣導(dǎo)系統(tǒng)PART 3FPGA：實(shí)現(xiàn)邏輯控制功能，由其處理所有的外圍數(shù)據(jù)并通過(guò)事先約定的方式與DSP通信， 將數(shù)據(jù)傳遞給DSP供其進(jìn)行解算。DSP：主要實(shí)現(xiàn)控制系統(tǒng)啟動(dòng),對(duì)FPGA采樣得到的數(shù)據(jù)進(jìn)行慣導(dǎo)解算，得到載體的方位、姿態(tài)和速度信息, 并將解算結(jié)果通過(guò)FPGA 向外傳遞顯示。FPGA設(shè)計(jì)實(shí)例系統(tǒng)框架PART 3FPGA設(shè)計(jì)實(shí)例電源模塊PART 3 主要用于系統(tǒng)供電，將外部接插件引入的主要用于系統(tǒng)供電，將外部接插件引入的12V12V隔離直流電源經(jīng)隔離直流電源經(jīng)DCDCDCDC轉(zhuǎn)換成所需的數(shù)字電源轉(zhuǎn)換成所需的數(shù)字電源FPGA設(shè)計(jì)實(shí)例傳感器模塊PART 3某慣導(dǎo)測(cè)量芯片引腳名稱(chēng)引腳名稱(chēng)功能功能SS#選擇從機(jī)選擇從機(jī)IRQ中斷請(qǐng)求中斷請(qǐng)求MOSI主機(jī)輸出、從機(jī)輸入主機(jī)輸出、從機(jī)輸入MISO主機(jī)輸入、從機(jī)輸出主機(jī)輸