華中科技大學數字邏輯實驗小設計

1、華 中 科 技 大 學 小 設 計 報 告數字電路與邏輯設計課程小設計題目： 簡單運算器運算電路設計 專 業(yè)：計算機科學與技術班 級：CS1409學 號：U201414813姓 名：唐禮威指導教師：徐老師一、 設計題目每位同學自選下列題目之一。（1）時序信號發(fā)生器設計（2）地址譯碼電路設計（3）自選（內容要求參見（1）、（2）二、 設計內容要求2.1、簡單運算器設計用Verilog實現(xiàn)一個滿足設計要求的簡單運算器的運算電路。2.1.1設計要求設計一個能實現(xiàn)兩種算術運算和兩種邏輯運算的 4 位運算器。參加運算的 4 位二進制 代碼分別存放在 4 個寄存器 A、B、C、D 中，要求在選擇變量控制下

2、完成如下 4 種基本運算：（1）實現(xiàn) A 加 B，顯示運算結果并將結果送寄存器 A；（2）實現(xiàn) A 減 B，顯示運算結果并將結果送寄存器 B；（3）實現(xiàn) A 與 C，顯示運算結果并將結果送寄存器 C；（4）實現(xiàn) A 異或 D，顯示運算結果并將結果送寄存器 D。2.1.2 功能描述根據設計要求，為了區(qū)分 4 種不同的運算，需設置 2 個運算控制變量。設運算控制變 量為 S1 和 SO，可列出運算器的功能，如表 1 所示。根據功能描述可得出運算器的結構框 圖，如圖 1 所示。整個電路可由傳輸控制電路、運算電路、顯示電路 3 部分組成。S1S0功能說明00ABAA 加 B,結果送至 A01ABAA

3、減 B,結果送至 A10A·BCA 與 C,結果送至 C11ABDA 異或 D,結果送至 D簡單運算功能說明表運算器的結構框圖由簡單運算器的結構圖可知其由傳輸控制電路、運算電路和運算結果顯示電路三個大部分構成，其中運算電路又由算術運算電路、邏輯運算電路構成。這次設計主要是利用Verilog語言設計運算器中運算電路部分。2.1.3 電路設計運算電路的邏輯電路圖如下：由運算電路的邏輯電路圖可以看出運算器中的邏輯關系，運算器主要由一片74LS283芯片和4個寄存器及8個異或門和4個與門構成。 由運算電路邏輯電路圖可以初步構思設計個子模塊的功能。但是僅有運算電路的邏輯電路圖還不夠，還需要整體

4、運算器的邏輯電路圖才能確定各個子模塊的輸入與輸出關系。運算電路的完整邏輯電路圖如下：可以看到運算電路邏輯圖只是其中一部分，其中74LS283芯片功能為超前進位的全加器，可以將它設計為一個加法器模塊。由以上的分析，知該設計主要要解決的問題：主模塊的設計、寄存器模塊的設計、加法器模塊的設計、仿真驗證。由此寫出程序代碼如下：功能代碼：timescale 1ns / 1ps/主模塊module JDYS(CIN,S1,S0,CP,A,B,C,D,F); input CIN,S1,S0,CP; input 3:0 A; input 3:0 B; input 3:0 C; input 3:0 D;outp

5、ut reg 3:0 F; wire 3:0 xnor1; wire 3:0 and1; wire 3:0 xnor2; wire 3:0 r1; wire 3:0 r2; wire 3:0 r3; wire 3:0 r4; wire 3:0 a; wire aout;parameter W = 1'b1xor (xnor10,r10,r40), xor (xnor11,r11,r41), xor (xnor12,r12,r42), xor (xnor13,r13,r43);xor (xnor20,r20,CIN), xor (xnor21,r21,CIN), xor (xnor22,

6、r22,CIN), xor (xnor23,r23,CIN); register X1(W,A3,A2,A1,A0,W,W,W,W,CP,r13,r12,r11,r10), register X2(W,B3,B2,B1,B0,W,W,W,W,CP,r23,r22,r21,r20), register X3(W,C3,C2,C1,C0,W,W,W,W,CP,r33,r32,r31,r30), register X4(W,D3,D2,D1,D0,W,W,W,W,CP,r43,r42,r41,r40); add X5(CIN,r1,xnor2,a,aout); and (and10,r10,r30)

7、, and (and11,r11,r31), and (and12,r12,r32), and (and13,r13,r33); always (*) begin case(S1,S0) 2'b00 : begin F <= a; end 2'b01 : begin F <= a; end 2'b10 : F <= and1; 2'b11 : F <= xnor1; endcase endendmodule/加法器模塊module add (cin,x,y,z,fc); input cin; input 3:0 x; input 3:0

8、y; output reg 3:0 z; output reg fc; reg 3:0 c; always(cin,x,y,z,fc) begin z0 = x0y0cin; c0 = (x0y0)&cin|x0&y0); z1 = x1y1c0; c1 = (x1y1)&c0|x1&y1); z2 = x2y2c1; c2 = (x2y2)&c1|x2&y2); z3 = x3y3c2; fc = (x3y3)&c2|x3&y3); endendmodule/寄存器模塊module register(FCLR,D,C,B,A,D

9、R,DL,S1,S0,CP,Q4,Q3,Q2,Q1); input FCLR,D,C,B,A,DR,DL,S1,S0,CP; output reg Q4,Q3,Q2,Q1; parameter W = 1,F = 0; initial Q4,Q3,Q2,Q1 = 4'b0000; always (posedge CP) if(!FCLR) Q4,Q3,Q2,Q1 = 0; else if (S1)&(S0) Q4,Q3,Q2,Q1 <= Q4,Q3,Q2,Q1; else if(S1&S0) Q4,Q3,Q2,Q1 <= D,C,B,A; else if(S

10、1)&S0&DR) Q4,Q3,Q2,Q1 <= 1,Q3,Q2,Q1; else if(S1)&S0&(!DR) Q4,Q3,Q2,Q1 <= 0,Q3,Q2,Q1; else if(S1&(S0)&DL) Q4,Q3,Q2,Q1 <= Q3,Q2,Q1,W; else if(S1&(S0)&(DL) Q4,Q3,Q2,Q1 <= Q3,Q2,Q1,F; Endmodule仿真程序timescale 1ns / 1psmodule JDYS_tb( ); reg CIN,S1,S0,CP; reg 3:0

11、 A; reg 3:0 B; reg 3:0 C; reg 3:0 D; wire 3:0 F; JDYS DUT (.A(A), .B(B), .C(C), .D(D), .S1(S1), .S0(S0), .CP(CP), .CIN(CIN), .F(F); initial begin A = 4'd12;B = 4'd11;C = 4'd2;D = 4'd8;S1 = 0;S0 = 0;CIN = 0;CP = 1; #10 S1 = 0;S0 = 1;CIN = 1;CP = 0; #10 S1 = 1;S0 = 0; #10 S1 = 1;S0 = 1; #10 A = 4'd5;B = 4'd7;C = 4'd5;D = 4'd1;S1 = 0;S0 = 0;CIN = 0;CP = 1; #10 S1 = 0;S0 = 1;CIN = 1;CP = 0; #10 S1 = 1;S0 = 0; #10 S1 = 1;S0 = 1; #10 A = 4'd0;B = 4'd15;C = 4'd4;D = 4'd8;S1 = 0