QUARTUS II 快速入門-文檔資料

1、12022-3-62n通過教學(xué)使學(xué)生了解QUARTUSII的特點，掌握在QUARTUSII軟件平臺上進(jìn)行文本輸入及仿真的基本方法，掌握設(shè)計項目的編譯、模擬與仿真等常規(guī)操作技術(shù)。2022-3-632022-3-64是美國Altera公司提供的可用于可編程片上系統(tǒng)(SOPC)開發(fā)的綜合開發(fā)環(huán)境,是進(jìn)行SOPC設(shè)計的基礎(chǔ).集成環(huán)境包括以下內(nèi)容:系統(tǒng)級設(shè)計,嵌入式軟件開發(fā),可編程邏輯器件(PLD)設(shè)計,綜合,布局和布線,驗證和仿真.n其應(yīng)用方法與設(shè)計流程對于其他流行的EDA工具的使用具有一定的典型性和一般性。2022-3-65n兩種授權(quán)方式n NODE-LOCKED(FIXEDPC)LICENSEn

2、NETWORK LICENSE用戶可在 http:/ 選擇： 教育與活動 大學(xué)計劃 設(shè)計軟件 學(xué)生專欄 選擇：下載 Quartus 網(wǎng)絡(luò)版軟件 進(jìn)入下載中心 選擇： Download Free Software 出現(xiàn)申請表 填寫申請表并注冊登記 請務(wù)必記住你的用戶名（User Name）和口令（Password）。 點擊 Submit Request（遞交申請）將得到Quartus網(wǎng)絡(luò)版 2022-3-67申請授權(quán)許可證（ license ）u在在Windos界面下，使用命令界面下，使用命令 開始開始 | 運行運行 | cmd ，出現(xiàn)出現(xiàn)DOS命令提示符命令提示符， u在在DOS命令提示符下鍵

3、入命令：命令提示符下鍵入命令： ipconfig /all u在屏幕顯示的結(jié)果中，在在屏幕顯示的結(jié)果中，在 physical address 后面有一串后面有一串12位的位的16進(jìn)制數(shù)，這就是本計算機的進(jìn)制數(shù)，這就是本計算機的NIC（每（每2個數(shù)字之個數(shù)字之間有連字符隔開）。間有連字符隔開）。 例如：例如：00-0F-7D-86-3E-25。 - - 準(zhǔn)備工作：查找當(dāng)前計算機的準(zhǔn)備工作：查找當(dāng)前計算機的NIC - - - -（Network Interface Card ）2022-3-68申請授權(quán)許可證（ license ）n訪問訪問ALTERA網(wǎng)站，申請網(wǎng)站，申請 license。n AL

4、TERA 通過通過 EMAIL 發(fā)送授權(quán)文件發(fā)送授權(quán)文件 license.dat 給你。給你。n用查看得到的結(jié)果替換用查看得到的結(jié)果替換LICENSE文件中的文件中的HOSTID2022-3-69nTools license Setup2022-3-610 雙擊雙擊Quartus II圖標(biāo)圖標(biāo)2022-3-611Quartus II主界面 2022-3-612File菜單的一個實例 2022-3-613Quartus II主界面的一個實例 2022-3-614用戶定制主界面 選擇命令選擇命令Tools Customize 在對話框中操作：在對話框中操作： 2022-3-615Quartus I

5、I設(shè)計流程q編寫VHDL程序（使用Text Editor）q編譯VHDL程序（使用Compiler）q仿真驗證VHDL程序（使用Waveform Editor,Simulator）q進(jìn)行芯片的時序分析（使用Timing Analyzer）q安排芯片管腳位置（使用Floorplan Editor）q下載程序至芯片（使用Programmer）2022-3-6162022-3-617開始一個新項目Project: 項目項目，工程，設(shè)計，工程，設(shè)計 Quartus2只對項目只對項目進(jìn)行編譯，模擬，編程進(jìn)行編譯，模擬，編程. 而而不對單獨的文件不對單獨的文件，除非把該文件設(shè)置為，除非把該文件設(shè)置為項目項

6、目2022-3-618n任何一項設(shè)計都是一個項目（Project）,都必須為此項目建立一個放置與此項目相關(guān)文件的文件夾，如果各個設(shè)計都不加整理地放在默認(rèn)的目錄下，勢必造成文件管理的混亂。此文件夾中不僅包括設(shè)計輸入的源文件（.vhd），還包括編譯過程中產(chǎn)生的一系列文件。此文件夾被默認(rèn)為工作庫（Work library）2022-3-619注意事項q對于一個設(shè)計，創(chuàng)建一個單獨的目錄，該目錄的路徑從根目錄開始都必須是英文名稱，任何一級目錄都不能出現(xiàn)中文字樣，且不能包含空格，否則在讀文件時會發(fā)生錯誤； q將設(shè)計的源文件（.vhd）放在對應(yīng)的目錄底下，編譯等過程中產(chǎn)生的文件也就自動放在該目錄下了。202

7、2-3-620指定新項目的工作目錄及名稱 選擇命令選擇命令File | New Project Wizard 在對話框中操作：在對話框中操作： （1）指定工作目錄）指定工作目錄 （4）點擊）點擊 Next （3）本項目頂層）本項目頂層 Entity 名稱名稱 建議頂層文件名與頂層建議頂層文件名與頂層 Entity 同名；同名； 建議頂層文件名與項目名稱相同。建議頂層文件名與項目名稱相同。 （2） 指定項目名稱） 指定項目名稱 2022-3-621將本項目所需文件包含進(jìn)來的窗口 2022-3-622為本項目指定目標(biāo)器件 （1）選選擇擇器器件件系系列列 （2）選選擇擇Auto 或或具具體體器器件件

8、 （3）點點擊擊Next 2022-3-623指定所需的第三方EDA工具 點擊 Finish 或 Next 2022-3-624 設(shè)計的VHDL描述2022-3-625進(jìn)入文本編輯器 在Quartus的主界面中選擇菜單項 File New Open 文本編輯器窗口出現(xiàn) 鼠標(biāo)左鍵點擊 OK 選擇適當(dāng)?shù)哪夸?選擇一個后綴為.vhd 的文件 選擇 VHDL File 選擇 New 或 Open 2022-3-626文本編輯器窗口n文件名后綴：qVHDL： .vhd；qVerilog： .v；qAHDL: .tdf。 2022-3-627在文本編輯器中利用VHDL模板n選擇Edit | Insert

9、Template| VHDL（或點擊鼠標(biāo)右鍵 ） （1）選選擇擇 VHDL （2）選選擇擇所所需需的的 VHDL 模模板板 2022-3-628插入Entity模板后的文本編輯器窗口 將帶雙下劃線的虛擬標(biāo)識符替換為用戶自己的標(biāo)識符將帶雙下劃線的虛擬標(biāo)識符替換為用戶自己的標(biāo)識符2022-3-629 4 位加法器的VHDL代碼 LIBRARY ieee; - 第1行 USE ieee.std_logic_1164.ALL; - 第2行 USE ieee.std_logic_unsigned.ALL; - operator + is overwrited in the package ENTITY

10、Adder4 IS GENERIC ( width : integer := 4 ); - 定義一個類屬參數(shù)width，其默認(rèn)值為4 PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 ); cin: IN std_logic; cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 ) ); END Adder4; 2022-3-630 4 位加法器的VHDL代碼（續(xù)） ARCHITECTURE behav OF Adder4 IS SIGNAL temp:

11、 std_logic_vector ( width DOWNTO 0 ); BEGIN temp = ( 0 & a ) + b + cin; cout = temp (width); sum = temp ( width - 1 DOWNTO 0 ); - 第 20 行 END behav; - 第 21 行 31綜合和編譯 2022-3-632編譯前的準(zhǔn)備工作Quartus II 只對項目進(jìn)行編譯 n方法1：先借助于New Project Wizard創(chuàng)建一個新項目，再創(chuàng)建設(shè)計輸入文件（已介紹）。n方法2：先建立設(shè)計輸入文件，再將其設(shè)置為頂層文件，進(jìn)一步確定其為項目。選擇命令Pro

12、jectSet as Top-Level Entity， （1）選選擇擇 Create Project （2）點點擊擊 OK 2022-3-633進(jìn)入編譯器 n選擇命令ProcessingCompiler Tool ，打開編譯器窗口：n編譯器包含5個主模塊，可以連續(xù)運行5個模塊，也可以單獨運行某模塊。2022-3-634編譯器的 5 個主模塊n分析和綜合（Analysis & Synthesis）模塊：把原始描述轉(zhuǎn)化為邏輯電路，映射到所選定的可編程器件。n裝配（Fitter）模塊：將前一步確定的邏輯元件在目標(biāo)芯片上布局、布線； n組裝（Assembler）模塊：形成編程文件；n時序分析

13、（Timing Analyzer）模塊; n產(chǎn)生EDA工具網(wǎng)表（EDA Netlist Writer）模塊：目的是與其他EDA工具相銜接。 2022-3-635編譯結(jié)果的報告n本例為加法器的編譯結(jié)果：2022-3-636容易出現(xiàn)的錯誤n錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程，找不到工作庫時，報錯為： Error：Cant open VHDL “WORK”n文件后綴名不是.vhd，在設(shè)定工程后編譯時，報錯為： Error：Line1，F(xiàn)ile e:half_adderhalf_adder.tdf:TDF syntax errorn 設(shè)計文件名與實體名不符時，如寫成adder.vhd，編譯時，

14、報錯為： Error:Line1,VHDL Design File “adder.vhd“ must contain 2022-3-637發(fā)現(xiàn)并糾正VHDL代碼中的錯誤n故意制造一個錯誤：例如將第20行末尾處的分號刪除 重新編譯； n編譯器將產(chǎn)生出錯報告 ；n點擊確定。點擊確定點擊確定2022-3-638發(fā)現(xiàn)并糾正VHDL代碼中的錯誤（續(xù)）n在消息窗口中找到第1條出錯信息：它告訴我們與第21行的文字“end”相鄰的地方缺少1個分號。n鼠標(biāo)雙擊該消息，文本編輯器中的出錯位置被高亮度顯示； n糾正該錯誤 重新編譯 通過；n本例說明出錯消息的不準(zhǔn)確性，應(yīng)首先糾正第1個錯誤。 第 1 條出錯信息 20

15、22-3-639n n編譯的成功為項目創(chuàng)建一個編程文件，能夠保證了設(shè)計輸入的基本正確性，不能保證該項目的邏輯關(guān)系的正確性，也不能保證時序的正確性。 設(shè)計輸入和編譯成功 設(shè) 計 成 功40模擬驗證 2022-3-641模擬前的準(zhǔn)備工作 n準(zhǔn)備好網(wǎng)表（netlist）文件 ：q 如果準(zhǔn)備進(jìn)行功能模擬，在Analysis & Synthesis之后，使用命令 ProcessingGenerate Functional Simulation Netlist；q如果準(zhǔn)備進(jìn)行時序模擬：則使用完整的編譯命令n準(zhǔn)備好測試向量文件 ：q用波形編輯器（Vector / Waveform Editor）畫出

16、輸入信號的激勵波形（即測試向量）；q以波形文件形式保存（后綴為.vwf）。 2022-3-642打開波形編輯器繪制測試向量波形n選擇命令 FileNew 執(zhí)行以下操作 打開波形編輯器窗口： （1）選擇 Other Files （2）選擇 Vector Waveform File （3）點擊 OK 2022-3-643波形編輯器窗口 工具條工具條 結(jié)點名字區(qū)結(jié)點名字區(qū) 波形區(qū)波形區(qū) 2022-3-644指定模擬終止時間n選擇命令 EditEnd Time 在對話框中操作 （本例為300 ns） 2022-3-645引入欲觀察的結(jié)點（信號）名n選擇命令Edit Insert Node or Bus

17、；或直接鍵入結(jié)點名；或點擊Node Finder出現(xiàn)結(jié)點查找器窗口搜索結(jié)點名 點擊 Node Finder 2022-3-646在結(jié)點查找器窗口中查找結(jié)點 （1）選選擇擇 Pins: all （2）點點擊擊 List （3）從從左左邊邊方方框框選選擇擇結(jié)結(jié)點點，移移至至右右邊邊方方框框 （4）點點擊擊 OK 從從右右向向左左移移 從從左左向向右右移移 2022-3-647結(jié)點名引入波形編輯器后的操作n 編輯輸入激勵信號波形： （1）拖動鼠標(biāo)，選擇一個時間段）拖動鼠標(biāo)，選擇一個時間段 （2）在工具條中選擇一個值，給信號賦值）在工具條中選擇一個值，給信號賦值 2022-3-648輸入激勵信號波形編

18、輯完畢后的結(jié)果n 形成完整的測試向量（本實例為半加器的輸入激勵波形）：2022-3-649執(zhí)行模擬（本例為功能模擬）n使用命令ProcessingSimulator Tool ，出現(xiàn)模擬器窗口： （4） 點點擊擊 Start， 啟啟動動模模擬擬器器 點點擊擊 Open，觀觀察察 測測試試向向量量波波形形 （5） 點點擊擊 Report， 觀觀察察模模擬擬結(jié)結(jié)果果波波形形 （3）指指定定測測試試向向量量文文件件 （2）產(chǎn)產(chǎn)生生功功能能模模擬擬網(wǎng)網(wǎng)表表 （1）選選擇擇 Functional 2022-3-650模擬結(jié)果示例（功能模擬）n本實例為半加器功能模擬結(jié)果： 2022-3-651執(zhí)行模擬（本

19、例為時序模擬） （1）選選擇擇 Timming （2）指指定定測測試試向向量量文文件件 （3）點點擊擊 Start （4）模模擬擬完完畢畢之之后后，點點擊擊 Report 觀觀察察模模擬擬結(jié)結(jié)果果 2022-3-652模擬結(jié)果示例（時序模擬）n本實例為半加器時序模擬結(jié)果： 時時延延 時時延延 53可編程器件的物理實現(xiàn)（1） 確定電路的輸入確定電路的輸入/輸出輸出端口和引腳的對應(yīng)關(guān)系端口和引腳的對應(yīng)關(guān)系；（2）將設(shè)計結(jié)果下載到可編程器件中，使之變成所希望）將設(shè)計結(jié)果下載到可編程器件中，使之變成所希望 的集成電路，這個過程稱為的集成電路，這個過程稱為編程編程（ Programming ）。）。20

20、22-3-654引腳分配n如果設(shè)計者未明確地指定端口和引腳的對應(yīng)關(guān)系，則是把引腳分配的權(quán)力交給了編譯器；n如果設(shè)計者部分地指定了引腳分配關(guān)系，則未指定的引腳分配由編譯器自動處理；n如果設(shè)計者完全規(guī)定了引腳的分配關(guān)系，則編譯器將嚴(yán)格遵照設(shè)計者的指定形成編程文件。 2022-3-655引腳分配實例n實例為前面介紹過的半加器，并且q編譯之前指定目標(biāo)器件為EPM7032SLC44-5；q編譯之前未指定引腳分配；q編譯時由編譯器自動指定引腳分配，其結(jié)果記錄在文件half_adder.qsf中；n為了觀察編譯器自動指定引腳分配情況：q使用命令A(yù)ssignmentsPin Planner 打開引腳規(guī)劃器（P

21、in Planner） 2022-3-656引腳分配實例（引腳規(guī)劃器示例） 成組 引腳 列表 器 件 外觀圖 全部 引腳 列表 2022-3-657引腳分配實例（觀察引腳分配結(jié)果）n 觀察引腳分配結(jié)果的方法：鼠標(biāo)移至已被分配的引腳（涂有深色） 將顯示對應(yīng)端口名稱。n 觀察結(jié)果：qx被分配到引腳24； qy被分配到引腳21；q half_sum被分配到引腳4； q half_cout被分配到引腳5。 鼠標(biāo)2022-3-658手工指定引腳分配n部分改變上述引腳分配的實例： q輸入端口 x 分配給引腳8；q輸入端口 y 分配給引腳9q其余引腳留給Quartus自動分配。n在Pin Planner的引腳列表中操作： 在對應(yīng)于Location 的位置雙擊鼠標(biāo)左鍵，將出現(xiàn)尚未分配的引腳名。 對于本例，我們?yōu)槎丝赬選擇PIN_8，為端口Y選擇PIN_9。 2022-3-659觀察手工指定引腳分配的結(jié)果n使用命令 View | Show Fitter Placement（或者需要2次使用此命令） 設(shè)計者指定 的引腳分配 2022-3-660使手工指定引腳分配有效n重新編譯才能使手工指定引腳分配有效；n觀察重新編譯后的引腳分配 v引腳引腳2424變白色；變白色；v引腳引腳2121變白色；變白色；v引腳