基于QuartusII以及l(fā)s為核心的簡(jiǎn)易數(shù)字時(shí)鐘設(shè)計(jì)

1、基于QuartusII以及74ls192為核心的簡(jiǎn)易數(shù)字時(shí)鐘設(shè)計(jì)版權(quán)信息：重慶文理學(xué)院電子電氣工程學(xué)院作者：電子信息科學(xué)與技術(shù) 學(xué)生 廖智星該項(xiàng)目是利用QuartusII軟件設(shè)計(jì)一個(gè)數(shù)字鐘，進(jìn)行試驗(yàn)設(shè)計(jì)和仿真調(diào)試，實(shí)現(xiàn)了計(jì)時(shí)，校時(shí)，校分，保持和整點(diǎn)報(bào)時(shí)功能，并下載到FPGA實(shí)驗(yàn)系統(tǒng)中進(jìn)行調(diào)試和驗(yàn)證。此外還添加了顯示星期，使得設(shè)計(jì)的數(shù)字鐘的功能更加完善。關(guān)鍵字：QuartusII EDA FPGA 數(shù)字鐘 74ls192 This experiment is to design a digital clock using QuartusII software, debugging test de

2、sign and simulation, to achieve timing, timing, school hours, maintain and the whole point timekeeping function, and download the debugging and verification of FPGA experimental system. In addition also added that week, making digital clock design features more perfect. Keywords: QuartusII EDA FPGA

3、74LS192 digital clock目錄1. 設(shè)計(jì)要求12. 工作原理13. 各模塊設(shè)計(jì)的說明24實(shí)物效果75、總結(jié)11一、設(shè)計(jì)要求1. 設(shè)計(jì)一個(gè)數(shù)字計(jì)時(shí)器，可以完成00:00:00到23:59:59的計(jì)時(shí)功能，并在控制電路的作用下具有保持、調(diào)時(shí)的基本功能。2. 具體要求如下：1) 能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，最大計(jì)時(shí)顯示23小時(shí)59分59秒。2) 分別由7個(gè)數(shù)碼管顯示，前面6個(gè)進(jìn)行時(shí)分秒的計(jì)時(shí)顯示，最后一個(gè)。進(jìn)行星期的顯示；并且使用兩個(gè)4位一體為數(shù)碼管和7個(gè)獨(dú)立數(shù)碼管一起顯示；3) 點(diǎn)動(dòng)開關(guān)Key1 對(duì)星期進(jìn)行加計(jì)數(shù)4) 點(diǎn)動(dòng)開關(guān)Key2 對(duì)時(shí)進(jìn)行加計(jì)數(shù)5) 點(diǎn)動(dòng)開關(guān)key3 對(duì)分

4、進(jìn)行加計(jì)數(shù)6) 點(diǎn)動(dòng)開關(guān)Key4 對(duì)秒進(jìn)行加計(jì)數(shù)7） 星期顯示：星期顯示功能是在數(shù)字鐘界面顯示星期，到計(jì)時(shí)到24小時(shí)時(shí)，星期上顯示的數(shù)據(jù)進(jìn)一位。8 ) 保持電路: 停止計(jì)時(shí)并保持顯示時(shí)間不變。二、 工作原理數(shù)字計(jì)時(shí)器是由計(jì)時(shí)電路、譯碼顯示電路、脈沖發(fā)生電路和控制電路等幾部分組成的，控制電路按由按鍵電路組成。其中，脈沖發(fā)生電路將實(shí)驗(yàn)開發(fā)板的50Mhz的頻率分成電路所需要的頻率來使用；計(jì)時(shí)電路將與靜、動(dòng)態(tài)顯示電路相連，將時(shí)間與星期顯示在七段數(shù)碼管上，保持電路作用時(shí)，系統(tǒng)停止計(jì)時(shí)并保持時(shí)間不變。其原理框圖如圖所示：三、 各模塊設(shè)計(jì)的說明1分頻模塊我實(shí)現(xiàn)分頻的方法是采用多個(gè)74ls192對(duì)50MHz的

5、平率進(jìn)行計(jì)數(shù)，由于74ls192每計(jì)十個(gè)脈沖從進(jìn)位輸出一個(gè)脈沖，下一個(gè)74ls192計(jì)上一個(gè)74ls192進(jìn)位端輸出一的個(gè)脈開始計(jì)，相當(dāng)于下一個(gè)74ls192計(jì)了100個(gè)脈沖才輸出一個(gè)脈沖，下一個(gè)計(jì)1000次才輸出一個(gè)脈沖，考慮到占空比，我特意做了一個(gè)仿真測(cè)試：對(duì)下圖，1、2輸出端進(jìn)行時(shí)序仿真，一定是時(shí)序仿真！若用功能仿真清零端沒延時(shí)，則輸出總會(huì)被清零！下面進(jìn)行仿真為了使其輸出不衰減，抗干擾能力強(qiáng)讓其和vcc相與在輸出，后面的如法炮制，進(jìn)行分頻， 由于時(shí)序延時(shí)我最終的1s脈沖是通過多次示波器仿真得到的：下圖是從50MHz分出1s的設(shè)計(jì)圖：并將左圖生成頂層宏模塊。2、 計(jì)時(shí)和譯碼模塊我采用74l

6、s192十進(jìn)制計(jì)數(shù)器和74248 4-7線譯碼器和實(shí)現(xiàn)計(jì)時(shí)和譯碼連接方法如圖所示74ls192十進(jìn)制計(jì)數(shù)器的功能強(qiáng)大可從09任意數(shù)開始計(jì)到任意數(shù)并輸出相應(yīng)值：，十進(jìn)制接法六十進(jìn)制接法如法炮制做時(shí)分秒和星期如下圖所示3. 動(dòng)態(tài)數(shù)碼管驅(qū)動(dòng)電路設(shè)計(jì)我用74ls192的每1s計(jì)數(shù)一次的功能當(dāng)數(shù)據(jù)選擇器用來實(shí)現(xiàn)對(duì)4位一體數(shù)碼管的使能端進(jìn)行控制，方法同任意計(jì)數(shù)時(shí)反饋到清零端時(shí)一樣，這里只不過反饋到4位一體數(shù)碼管的使能端罷了，還用與門將該反饋疊加到譯碼器的輸出端控制是哪個(gè)譯碼器輸出，設(shè)計(jì)如下圖所示：整個(gè)設(shè)計(jì)際圖：簡(jiǎn)單剖析：四實(shí)物效果效果演示圖：當(dāng)前時(shí)間為14點(diǎn)28分0秒星期44FPGA開發(fā)板芯片為EP2C5T144C8N，在淘寶上可以買到靜態(tài)7個(gè)led數(shù)碼管 動(dòng)態(tài)顯示led數(shù)碼管將開發(fā)板和芯片連線點(diǎn)動(dòng)開關(guān)部分五、總結(jié)：我們要適應(yīng)軟件Quartus軟件和對(duì)應(yīng)FPGA開發(fā)板用途；我們也需要掌握數(shù)字邏輯電路的知識(shí)測(cè)試的新的方面對(duì)上面設(shè)計(jì)過程進(jìn)行總結(jié)：1、實(shí)驗(yàn)中對(duì)每一個(gè)細(xì)節(jié)部分都要全面思考，要對(duì)特殊情況進(jìn)行處理；2、數(shù)字電路的理論分析要結(jié)合時(shí)序圖；3、對(duì)于數(shù)字系統(tǒng)，要考慮同步、異步問題； 4、遇到問題，要順藤摸瓜，分析清楚，不可胡亂改動(dòng)，每做一次改變都要有充分的理由；盡管很多同學(xué)朋友所做的相同內(nèi)容，但所用的方