硬件電路設計具體詳解

1、2系統(tǒng)方案設計2.1 數(shù)字示波器的工作原理圖2.1 數(shù)字示波器顯示原理數(shù)字示波器的工作原理可以用圖2.1 來描述，當輸入被測信號從無源探頭進入到數(shù)字示波器，首先通過的是示波器的信號調理模塊，由于后續(xù)的A/D模數(shù)轉換器對其測量電壓有一個規(guī)定的量程范圍，所以，示波器的信號調理模塊就是負責對輸入信號的預先處理，通過放大器放大或者通過衰減網(wǎng)絡衰減到一定合適的幅度，然后才進入A/D轉換器。在這一階段，微控制器可設置放大和衰減的倍數(shù)來讓用戶選擇調整信號的幅度和位置范圍。在A/D采樣模塊階段，信號實時在離散點采樣，采樣位置的信號電壓轉換為數(shù)字值，而這些數(shù)字值成為采樣點。該處理過程稱為信號數(shù)字化。A/D采樣的

2、采樣時鐘決定了ADC采樣的頻度。該速率被稱為采樣速率，表示為樣值每秒（S/s）。A/D模數(shù)轉換器最終將輸入信號轉換為二進制數(shù)據(jù)，傳送給捕獲存儲區(qū)。因為處理器的速度跟不上高速A/D模數(shù)轉換器的轉換速度，所以在兩者之間需要添加一個高速緩存，明顯，這里捕獲存儲區(qū)就是充當高速緩存的角色。來自ADC的采樣點存儲在捕獲存儲區(qū)，叫做波形點。幾個采樣點可以組成一個波形點，波形點共同組成一條波形記錄，創(chuàng)建一條波形記錄的波形點的數(shù)量稱為記錄長度。捕獲存儲區(qū)內部還應包括一個觸發(fā)系統(tǒng)，觸發(fā)系統(tǒng)決定記錄的起始和終止點。被測的模擬信號在顯示之前要通過微處理器的處理，微處理器處理信號，包括獲取信號的電壓峰峰值、有效值、周期

3、、頻率、上升時間、相位、延遲、占空比、均方值等信息，然后調整顯示運行。最后，信號通過顯示器的顯存顯示在屏幕上。2.2 數(shù)字示波器的重要技術指標（1）頻帶寬度當示波器輸入不同頻率的等幅正弦信號時，屏幕上顯示的信號幅度下降3dB所對應的輸入信號上、下限頻率之差，稱為示波器的頻帶寬度，單位為MHz或GHz。（2）采樣速率：采樣速率是指單位時間內在不連續(xù)的時間點上獲取模擬輸入量并進行量化的次數(shù)，也稱數(shù)字化速率，單位用Sa/s（ Sampling/s ）表示。用每秒鐘完成的AD轉換的最高次數(shù)來衡量。常以頻率來表示，取樣速率越高，反應儀器捕捉高頻或快速信號的能力愈強。取樣速率主要由AD轉換速率來決定。數(shù)字

4、存儲示波器的測量時刻的實時取樣速率可根據(jù)被測信號所設定的掃描時間因數(shù)(即掃描一格所用的時間)來推算。其推算公式為 （1）式中，N為每格的取樣點數(shù)，t為掃描時間因數(shù)。在進行信號數(shù)字化的時候為保持足夠的信號細節(jié)，就要求采樣時鐘的頻率至少應為信號本身所包含的最高頻率的兩倍。這個要求通常成為香農(nóng)采樣定理或者乃奎斯特定律。然而，為了避免混疊現(xiàn)象和較好的再現(xiàn)所測信號的波形，示波器的采樣率一般需要達到被測信號頻率的10倍甚至20倍以上。如此的話，在不少情況下，就會存在顯示點數(shù)不夠的問題，例如用采樣率為500MS/s的示波器觀測100MHz的正弦信號，則每個周期上只顯示5個采樣點，觀測效果較差。(3)分辨率

5、分辨率指示示波器能分辨的最小電壓增量，即量化的最小單元。它包括垂直電壓靈敏度(電壓分辨率)和水平時間靈敏度 (時間分辨率)。垂直電壓靈敏度與AD轉換的分辨率相對應，常以屏幕每格的分級數(shù)(級/div)或百分數(shù)來表示。水平時間靈敏度由取樣速率和存儲器的容量決定，常以屏幕每格含多少個取樣點或用百分數(shù)來表示。取樣速率決定了兩個點之間的時間間隔，存儲容量決定了一屏內包含的點數(shù)。一般示波管屏幕上的坐標刻度為8*10div(即屏幕垂直顯示格為8格，水平顯示格為10格)，如果采用8位的AD轉換器(256級)，則垂直分辨率表示為32級/div，或用百分數(shù)來表示為1/256=0.39%：如果采用容量為1k的RAM

6、，則水平分辨率為1024/10=100點/div。(4)存儲容量 存儲容量又稱記錄長度，它由采集存儲器(主存儲器)最大存儲容量來表示，常以字為單位。數(shù)字存儲器常采用256，512，1K等容量的高速半導體存儲器。2.3 系統(tǒng)方案論證與比較方案一：采用80C51單片機為控制核心，其系統(tǒng)框圖如圖1-1所示。對輸入信號進行放大或衰減后，用外接觸發(fā)電路產(chǎn)生觸發(fā)信號，通過A/D轉換將模擬信號轉換成數(shù)字信號，再通過單片機將數(shù)據(jù)鎖存至外部RAM，然后由單片機控制將數(shù)據(jù)送至D/A輸出。圖1-1 方案一系統(tǒng)框圖這種方案結構較為簡潔，但很明顯，A/D的最高采樣速度達1MHz，由普通單片機直接處理這樣速率的

7、數(shù)據(jù)難以勝任，采用高檔單片機甚至采用DSP芯片，成本偏高不說，還將大大增加開發(fā)的難度。而且目前常用的外接RAM芯片時鐘周期一般為40MHz50MHz，難以達到高速數(shù)據(jù)存儲的要求。方案二：用FPGA可編程邏輯器件作為控制及數(shù)據(jù)處理的核心，利用FPGA的層次化存儲器系統(tǒng)結構，使用FPGA內部集成的基本邏輯功能塊配置成雙端口同步RAM對采集信號進行存儲，完成設計指標。其系統(tǒng)框圖如圖2所示。圖1-2  方案二系統(tǒng)框圖由于FPGA可在線編程，因此大大加快了開發(fā)速度。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成，多個功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中在單個芯片上，大大簡化

8、了外圍硬件電路設計，增加了系統(tǒng)的穩(wěn)定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數(shù)據(jù)采集和處理，而且使用FPGA內部存儲模塊完成輸入信號的量化存儲，在存儲速度上有著外接RAM無法比擬的優(yōu)勢。方案三：以Cortex-M3內核的STM32為主控制器的方案如下面圖1-3所示：圖1-3 方案三系統(tǒng)框圖微處理器采用意法半導體的32位處理器STM32F103VET6,其內部是ARM公司Cortex-M3內核，工作主頻最高可達72MHz,再在其上面移植開源的實時操作系統(tǒng)µC/OS-II系統(tǒng)，確保系統(tǒng)的實時性和穩(wěn)定性。由于高速A/D轉換器的速度太快，STM32處理數(shù)據(jù)的速度跟不上，所以在

9、中間加入FIFO高速緩存器。利用STM32內部自帶的FSMC()來控制TFT液晶屏刷新波形，可實現(xiàn)更高頻率的信號的波形刷新和顯示。此為，利用STM32的高級定時器可輸出高達12MHz的時鐘，可以作為高速A/D轉換器的采樣時鐘和FIFO存儲器的控制時鐘，從而避免了一大堆由有源晶振和數(shù)字芯片組成的時鐘電路。方案比較：方案一雖然簡單，但是51單片機處理能力有限，無法實現(xiàn)數(shù)字示波器的基本指標；方案二采用FPGA雖然能深入開發(fā)數(shù)字示波器，然而，其成本偏高，即使加入SOPC軟核，其軟件壓力也很大。方案三是能夠實現(xiàn)嵌入式數(shù)字示波器基本指標的良好方案，器件成本不高，實時操作系統(tǒng)µC/OS-II 簡化

10、編程，提供系統(tǒng)實時性和穩(wěn)定性。因此，本設計最終選擇方案三開展設計。2.4 系統(tǒng)性能指標設計由于STM32處理數(shù)據(jù)的能力比較有限，加之一般應用中波形存儲和頻率分析用處不大，所以在這里，系統(tǒng)并沒有做這兩個部分的功能實現(xiàn)。雖然系統(tǒng)所用的A/D轉換器ADS830的最高采樣頻率可達60MHz，然而，其時鐘信號是STM32的定時器產(chǎn)生的，最高只能輸出12MHz，所以這里設計的最高實時采樣率為12MHz，然而，由于程序中加入了內插算法，所以最高輸入信號的頻率仍然可以高達1MHz，基本可以滿足一般應用需求。系統(tǒng)性能的預期設計指標具體如表1所示：表1 系統(tǒng)性能設計指標該數(shù)字示波器的水平時間靈敏度與采樣頻率的對應

11、關系如表2所示：表2 水平時間靈敏度與采樣時鐘頻率該數(shù)字示波器的垂直電壓靈敏度與放大倍數(shù)的對應關系如表3所示：表3 垂直電壓靈敏度與放大倍數(shù)3 系統(tǒng)硬件設計本設計的主要系統(tǒng)框圖如下圖3-1所示：圖3-1 系統(tǒng)整體設計框圖3.1 耦合電路設計圖3-2耦合電路所設計的耦合電路如上圖3-2所示：數(shù)字示波器的輸入信號從BNC無源探頭輸入，由于輸入的模擬信號中有交流成分和直流成分在里面，所以此部分電路用來供用戶選擇是否需要測量輸入信號的直流成分。C35是耦合電容，用來隔離輸入信號的直流成分。耦合電容的值是根據(jù)后級輸入阻抗來計算，耦合電容與后面的負載電阻構成了RC高通濾波器，由RC高通濾波器的截止頻率計算

12、公式是： (2)后級信號調理電路的輸入阻抗是1M歐姆，所以為了使輸入信號能夠低至1Hz的交流信號，所以截止頻率應該低于1Hz，所計算而得的C電容值 應該大于0.16uF ，所以這里耦合電容的值取1uF 。 由交流輸入到直流輸入的切換用繼電器來實現(xiàn)，為了盡量減小繼電器切換時所引入的機械噪聲以免影響輸入信號，這里繼電器選用松下的小型信號繼電器TQ2-5V。由電路可知，繼電器斷開時為交流耦合方式，繼電器吸合時為直流耦合方式。3.2 信號調理電路設計信號調理電路可分為兩個部分，第一部分是衰減網(wǎng)絡電路，第二部分是程控放大電路。3.2.1 衰減網(wǎng)絡電路設計圖3-3 衰減網(wǎng)絡電路所設計的衰減網(wǎng)絡電路如圖3-

13、3 所示。利用電阻串聯(lián)的分壓原理，衰減網(wǎng)絡電路實現(xiàn)兩級衰減，當繼電器K2斷開時，輸入信號被衰減到原來的0.5，即衰減2倍；當繼電器K2吸合時，輸入信號被衰減到原來的0.05，即衰減20倍。電阻旁邊的電容起頻率補償作用。之所以選擇的是可調電容，那是因為未知的待測信號的頻率是在可變的一個范圍里，如果輸入信號頻率很低，輸入電容對其還不會有多大影響，如果頻率上升，待測點的等效電阻和示波器輸入端的輸入電容會形成一個積分電路，如此便會造成高頻失真。所以為了避免此失真情況出現(xiàn)，在電阻旁邊并聯(lián)兩個容值可調的電容來形成一個微分電路，去抵消積分電路的效應。同樣的，為了減小機械噪聲，繼電器選用了松下電器的信號繼電器

14、TQ2-5V。繼電器的驅動電路采用NPN三極管來驅動，繼電器線圈的正負極之間加上續(xù)流二極管，為了防止繼電器瞬間動作時沖擊電流過大，故加上此二極管做保護電路所用。3.2.2 程控放大電路設計圖3-4 程控放大電路所設計的程控放大電路如圖3-4所示，衰減后的信號先經(jīng)過的是由高性能、低噪聲的電壓反饋型放大器AD8066組成的電壓跟隨器，然后經(jīng)過限流電阻R27進入到壓控增益放大器AD603。AD603是ADI公司生產(chǎn)的低噪聲、90MHz帶寬的可變增益放大器，增益以dB為線性，經(jīng)過精密校準，而且不隨溫度和電源電壓而變化。增益由高阻抗(50 M)、低偏置(200 nA)差分輸入控制；比例因子為25 mV/

15、dB，因此僅需要1 V的增益控制電壓就能覆蓋增益范圍的中間40 dB。所以改變AD603的控制電壓即可改變該器件的放大倍數(shù)。1號引腳恒定輸入1.25V電壓，2號引腳的電壓由一片D/A轉換器TLV5618A來輸出。由于AD603的高度靈敏性，控制電壓稍微不穩(wěn)即可能引起震蕩，所以電阻R38和電容C51組成截止頻率為7.2Hz的低通濾波器，避免過多高頻噪聲的引入；然后用AD8066運算放大器組成的電壓跟隨器輸出到AD603。TLV5618A是德州儀器生產(chǎn)的雙路串行12位分辨率的D/A轉換器，兩路D/A輸出，輸出A是控制AD603的放大倍數(shù)。由于后級A/D轉換器ADS830的輸入模擬電壓范圍是1.5V

16、3.5V，基線輸入電壓是2.5V，為了盡量利用A/D轉換器的量程，所以需要給前端輸入的模擬信號加上2.5V的偏置電壓。雙路D/A轉換器TLV5618A的另外一路輸出OUTB就是為了給輸入信號加入2.5V的偏置電壓而設計的。同樣的，為了保證這2.5V電壓的穩(wěn)定，中間加入反相電壓跟隨器。由于衰減網(wǎng)絡至少是衰減了0.5倍，為了得到增益為1時的信號，所以在程控放大電路的最后一級設計了同相放大器，放大倍數(shù)是2倍，如此一樣 ，原輸入信號就能原封不動地進入到A/D轉換器。所用運放是增益帶寬比高達145MHz的電壓反饋型放大器AD8065，其極高的輸入阻抗和極低的噪聲大大保證了信號的可靠傳輸。3.3 高速A/

17、D采集與FIFO緩存電路設計圖3-5 高速A/D采集與FIFO緩存電路所設計的高速A/D采集與FIFO緩存電路如圖3-5所示，從程控放大電路輸出的信號在進入A/D前先進入的是截止頻率為66MHz的低通濾波器，因為所用A/D轉換器ADS830的最大采樣頻率是60MHz，所以它理論上能采集到的最大信號就是60MHz，為了避免更高頻率的噪聲影響A/D工作，所以要設計這樣一個低通濾波器。A/D轉換器ADS830是德州儀器公司的一個8位分辨率高速模數(shù)轉換器，其采樣頻率范圍是10kSa/s 60MSa/s。它的參考電壓源可選擇為內部參考和外部參考，這里為了簡化設計，選用它的內部參考電壓源。雖然STM32主

18、頻最高高達72MHz，但是在程序里對A/D采集回來的數(shù)據(jù)的處理速度實際上是比不上ADS830的60MHz采樣頻率的，所以為了緩沖高速數(shù)據(jù)，中間加入高速緩存器IDT7204。IDT7204是雙口的SRAM，F(xiàn)IFO(先進先出)存儲器，工作方式是不依靠地址線，隨著寫入或讀取信號來對數(shù)據(jù)指針進行遞加或遞減，來實現(xiàn)對數(shù)據(jù)的尋址。IDT7204的存儲深度是4K字節(jié)，有三個存儲標志，這里用到了它的“數(shù)據(jù)滿標志FF”，當微處理器STM32讀取FF標志，如果為低電平，證明FIFO存儲器已經(jīng)讀取了4096個ADS830的數(shù)據(jù)，然后暫停對A/D轉換器數(shù)據(jù)的讀取。微處理器STM32處理當前存儲區(qū)的數(shù)據(jù)；等待出來完畢

19、，再次讓IDT7204讀取ADS830的數(shù)據(jù)，如此循環(huán)即可得到當前示波器輸入信號的完整波形數(shù)據(jù)。A/D轉換器ADS830的采樣時鐘是STM32通過內部定時而得到的， 當頻率過高時不太穩(wěn)定，同時其輸出的高電平是3.3V，而ADS830要求的時鐘高電平是5V，所以中間加入74HC08與門電路來整形和穩(wěn)定時鐘信號。3.4 測頻整形電路設計圖3-6 測頻整形電路所設計的測頻整形電路如圖3-6所示，C62和C65是隔去直流的耦合電容，其一大一小的組合為了同時通過高頻信號和低頻信號，R52是為了與前面兩個電容組成高通濾波器，其截止頻率為0.01Hz，結型場效應管Q4在這里是充當具有高輸入阻抗的跟隨器作用，

20、因為場效應管的柵極阻抗很高，所以用來獲取輸入信號。場效應管后面是兩級放大電路。C60和C63同樣的是隔直流的耦合電容，增益帶寬高達1100MHz的高頻小信號三極管9018在這里與電阻R45、R47和R50組成共射極放大器，放大倍數(shù)為9018的極限倍數(shù)。R48和R50兩個電阻在此是為三極管提供靜態(tài)工作點所需要的偏置電壓。電阻R45則是不可或缺的集電極電阻，限流所用。由于輸入信號會低至10mV以下，所以一級放大會不足以放大要求的幅值，所以后面再加一級放大電路。最后，在三極管輸出的后面加上施密特反相器SN74HC74，以給輸出信號整形成方波，然后送到STM32檢測頻率。3.5 電源電路設計圖3-7

21、電源電路所設計的電源電路如圖3-7所示。由于開關電源的開關噪聲過大，目前在低成本的情況下沒法很好地降低噪聲，所以本系統(tǒng)的電源電路舍棄開關電源，而用線性穩(wěn)壓電源，使得更好地降低電源噪聲，以免影響輸入信號的調理和采集。供電來源可以是外部電源或者是鋰電池（要求雙節(jié)鋰電池，即7.5V8.4V）。由于示波器中要用到的電源電壓值是+5V、-5V和+3.3V，所以設計中采用了最大輸出電流可達1A的低壓差線性穩(wěn)壓芯片AMS1117-5.0由8.4V穩(wěn)壓到+5V，然后再用最大輸出電流可達1A的低壓差線性穩(wěn)壓芯片AMS1117-3.3穩(wěn)壓到+3.3V，以給微處理器和液晶供電。至于負電源則是通過負極性電源轉換電壓芯

22、片ICL7660轉換，ICL7660的輸入電壓范圍是1.5V到10V，所以用在這里還是滿足需求的，由于單片ICL7660的最大輸出電流是100mA，不足以給整個系統(tǒng)供電，所以并聯(lián)兩片ICL7660以得到最大輸出電流200mA，ICL7660只是將正輸入電壓轉變?yōu)樨撾妷海赃€需要一個穩(wěn)壓到-5V的芯片，這里用上了負向線性穩(wěn)壓芯片MC79L05。為了最大限度降低電源紋波和噪聲， 電路中用上了抑制高頻紋波的小電容0.1uF，抑制低頻噪聲的大電容100uF，穩(wěn)壓芯片前后都配上了濾波電容。同時，為了方便用戶和用電安全，圖中還設計了+5V和-5V的電源指示燈。3.6 微處理器最小系統(tǒng)電路設計圖3-8 微處理器STM32最小系統(tǒng)電路所設計的微處理器最小系統(tǒng)電路如圖3-8所示，微處理器選用意法半導體的32位微處理器STM32F103VET6，內部是ARM Cortex-M3內核，工作頻率通過內部鎖相環(huán)倍頻可高達72MHz，定時器多達8個，F(xiàn)LASH 是512KB，GPIO口多達80個，此外還有FSMC直接高效地驅動TFT液晶彩屏；所以，在這里，采用STM32F103VET6滿足設計的全部要求。晶振電路需要一個低頻