復(fù)旦設(shè)計(jì)方法asicdesign

1、復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.1概述 可編程邏輯器件 (programable Logic Device)簡(jiǎn)稱PLD 70年代 PROM, PLA, PAL 80年代初 GAL Latice 公司 84年 EPLD (CPLD) Altera 公司 85年 FPGA Xilinx 公司 90年代0.18um, 1.8V, 56層布線,幾百萬(wàn)門,速度200MHz,內(nèi)部RAM, 片內(nèi)DLL,豐富的布線資源. 強(qiáng)大的EDA軟件和IP支持,朝高速,高密度,低功耗,大容量方向發(fā)展 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電

2、路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.1概述 可編程ASIC (FPGA,CPLD)特點(diǎn) 規(guī)模較大(幾千門幾百萬(wàn)門) 適用于時(shí)序,組合等各種邏輯電路 大部分具有重復(fù)特性 設(shè)計(jì)周期短,風(fēng)險(xiǎn)小,設(shè)計(jì)費(fèi)用低 現(xiàn)場(chǎng)和在系統(tǒng)編程復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2可編程ASIC器件的結(jié)構(gòu),資源和分類 44.2.1基本結(jié)構(gòu) 可編程ASIC器件包含有三種編程資源: 可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程輸入輸出塊 (I/O BLOCKS) 可編程連線資源 (INTERCONECT)復(fù)旦大學(xué)

3、專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程邏輯塊是ASIC器件實(shí)現(xiàn)邏輯功能的主要部分。目前的可編程ASIC器件中有三種不同類型的基本邏輯單元 基于查找表的邏輯單元結(jié)構(gòu) 基于多路選擇器的邏輯單元結(jié)構(gòu)。 傳統(tǒng)可編程陣列邏輯。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)

4、室第四章第四章 可編程可編程ASIC4可編程輸入一輸出塊I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。I/O的設(shè)計(jì)須考慮許多要求 支持輸入、輸出、雙向、集電極開(kāi)路和三態(tài)輸出模式 與同一生產(chǎn)廠家的其它可編程ASIC系列芯片接口 可根據(jù)需要選擇高驅(qū)動(dòng)能力高速或低功耗、低噪聲等等。 要求1/0塊能兼容多個(gè)電壓標(biāo)準(zhǔn)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與I/O之間的連線。 連線資源的延遲特性直接影響芯片的性能。按布線延遲可否預(yù)先估算，可編程互連資源可分為統(tǒng)計(jì)型和確造型二類復(fù)旦大學(xué)專用集成

5、電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2.2編程技術(shù)-可編程邏輯器件是通過(guò)可編程開(kāi)關(guān)來(lái)實(shí)現(xiàn)器件內(nèi)部連線和邏輯功能塊的編程控制。習(xí)慣上把編程開(kāi)關(guān)的實(shí)現(xiàn)方法稱為編程技術(shù)。 可編程ASIC的編程技術(shù)主要可分為 靜態(tài)RAM (SRAM)編程技術(shù) 浮柵編程技術(shù) 反熔絲編程技術(shù) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4SRAM編程技術(shù) SRAM編程技術(shù)是由靜態(tài)存貯單元來(lái)實(shí)現(xiàn)編程控制的。對(duì)芯片內(nèi)陣列分布的SRAM加載不同的配置數(shù)據(jù)，芯片可實(shí)現(xiàn)不同的邏輯功能。 編程控制是用SRAM單元去控制傳輸門或多

6、路選擇器，每個(gè)靜態(tài)存儲(chǔ)單元載入配置數(shù)據(jù)中的一位，控制FPGA邏輯單元陣列中的一個(gè)編程選擇。采用SRAM編程技術(shù)可以重復(fù)編程，且電路編程構(gòu)造與再構(gòu)造的速度很快復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4SRAM編程技術(shù) 采用SRAM編程技術(shù)，芯片一旦斷電，SRAM編程數(shù)據(jù)就會(huì)丟失，因此使用時(shí)需要在ASIC芯片外附加一個(gè)非易失性的存儲(chǔ)器。通常用一個(gè)PROM或EPROM器件實(shí)現(xiàn)。并且由于內(nèi)部編程控制使用大量的傳輸門開(kāi)關(guān)，使電阻較大，對(duì)信號(hào)的傳輸速度

7、有一定影響。每個(gè)SRAM編程點(diǎn)一般需要6-7個(gè)NMOS管實(shí)現(xiàn)，因此芯片的面積相對(duì)較大。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 采用SRAM 編程技術(shù)時(shí)，通常將一定格式的配置數(shù)據(jù)存放于ASIC芯片外附加的PROM或EPROM中，在系統(tǒng)加電進(jìn)行配置時(shí)，將配置數(shù)據(jù)加入ASIC芯片內(nèi)的SRAM單元中，亦可由微處理器控制，直接將數(shù)據(jù)加載SRAM單元中 目前采用SRAM編程技術(shù)的ASIC產(chǎn)品，主要有XilinxFPGA各個(gè)系列，AlteraFLEX各

8、個(gè)系列和APEX系列的產(chǎn)品以及AT&T公司的DRCA系列產(chǎn)品等。Actel的系統(tǒng)可編程門陣列 (SPGA)也采用了SRAM編程技術(shù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4反熔絲(Antituse)編程技術(shù) 反熔絲編程技術(shù)是相對(duì)于熔絲技術(shù)而提出的。熔絲技術(shù)用于PROM，PLD器件中，編程時(shí)把熔絲編程器件的熔絲燒斷。反熔絲技術(shù)則相反，編程前，編程器件呈現(xiàn)十分高的阻抗 (100M),當(dāng)加上編程電壓時(shí)，則建立低電阻(500)，處于永久的導(dǎo)通狀態(tài)，因而是一次性編程的。 反熔絲編程的優(yōu)點(diǎn): 開(kāi)關(guān)面積小，導(dǎo)通電阻低。 不需要附加PROM或E

9、PROM，保密性好。 主要缺點(diǎn)是一次性編程，成本相對(duì)提高。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4反熔絲(Antituse)編程技術(shù) Actel公司的ACT系列FPGA采用反熔絲編程技術(shù)。美國(guó)的QuickLogic公司及Xlinx8100系列，也采用反熔絲技術(shù)。由于需求問(wèn)題，Xlinx已放棄反熔絲技術(shù)，Cypress也不采用反熔絲編程元件而要推出基于SRAM的產(chǎn)品。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4浮柵編程技術(shù) 浮柵編程技術(shù)包括EPROM、EEROM及閃速存儲(chǔ)器(Fla

10、sh Memory)。這三種存儲(chǔ)器都是用懸浮柵存儲(chǔ)電荷的方法來(lái)保存編程數(shù)據(jù)的，因此在斷電時(shí)，存儲(chǔ)的數(shù)據(jù)不會(huì)丟失 浮柵編程技術(shù)具有可擦除性，電路可再構(gòu)造，并且可作為非丟失器件，在掉電后仍能保持編程數(shù)據(jù)，不需要外接永久性存儲(chǔ)器。 浮柵編程技術(shù)的工藝較復(fù)朵，功耗比較高。 浮柵編程技術(shù)的主要產(chǎn)品是Altera公司的Classic和MAX系列產(chǎn)品，Latice，AMD公司的產(chǎn)品也采用浮柵編程技術(shù)，Xlinx的CPLD產(chǎn)品采用FastFlash技術(shù)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)

11、驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2.3可編程邏輯單元結(jié)構(gòu) 可編程邏輯單元是可編程ASIC的核心，是可編程ASlC器件實(shí)現(xiàn)各種邏輯功能的基礎(chǔ)，目前可編程ASIC的邏輯單元結(jié)構(gòu)主要有以下幾類: 基于查找表LUT(Look-up-Table)的結(jié)構(gòu) 基于多路選擇器 (MUX)的結(jié)構(gòu) 基于傳統(tǒng)PLD結(jié)構(gòu)的可編程邏輯單元復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4基于查找表型(LUT)可編程邏輯單元結(jié)構(gòu)-基于查找表型可編程邏輯單元結(jié)構(gòu)的器件

12、，其組合邏輯功能是通過(guò)“查找表”來(lái)實(shí)現(xiàn)的。查找表LUT是利用數(shù)字存儲(chǔ)技術(shù)將邏輯功能真值表存儲(chǔ)起來(lái)，通過(guò)“查表”方式實(shí)現(xiàn)邏輯功能4查找表型結(jié)構(gòu)的優(yōu)點(diǎn)是可以構(gòu)成相當(dāng)大的邏輯。目前采用這種結(jié)構(gòu)的產(chǎn)品有Xlinx的XC3000，XC4000，XC5000系列及Spartan系列和Virtex系列;Altera的FLEX10K，F(xiàn)LEX8K，F(xiàn)LEX6000系列;APEX20K系列也具有LUT結(jié)構(gòu)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可

13、編程可編程ASIC4例子:用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器的方法。一位全加器有三個(gè)輸入Ao，Bo和進(jìn)位輸入Ci;有二個(gè)輸出:和數(shù)輸出So和進(jìn)位輸出Co。其邏輯方程為:4 So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo4 用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器，要求查找表有三個(gè)以上的輸入端和二個(gè)以上的輸出端。若選用XC3000系列可將原來(lái)五輸入的32xl SRAM分成兩個(gè)16x1的存儲(chǔ)器;每個(gè)存儲(chǔ)器只用1半，即用兩個(gè)三輸入的8X1存儲(chǔ)器分別存入So，Co的值。4如果選用含有四輸入查找表的系列實(shí)現(xiàn)一位分加器，需要用二個(gè)四輸入16Xl SRAM，每個(gè)存貯器也只用1半。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大

14、學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4多路選擇器型可編程邏輯單元結(jié)構(gòu)-多路選擇器型可編程邏輯單元結(jié)構(gòu)中基本的構(gòu)成部分是多路選擇器 (Mux)，它是利用多路開(kāi)關(guān)的特性來(lái)形成不同的邏輯功能。4例如具有選擇輸入s和輸入信號(hào)a和b的多路開(kāi)關(guān)，輸出的f=sa+sb,當(dāng)置b為邏輯零時(shí)，多路開(kāi)關(guān)實(shí)現(xiàn)與的功能:f=sa;當(dāng)置a為邏輯1時(shí)，多路開(kāi)關(guān)實(shí)現(xiàn)或的功能，f=s+b。4 Actel公司的Act系列器件的可編程邏輯單元采用MUX型結(jié)構(gòu)。圖(413)為Act-l的邏輯模塊(稱為L(zhǎng)M)。它可以完成任何輸4入為二變量的功能、大

15、部分三變量功能及某些四變量功能。Act-l的LM由三個(gè)兩輸入多路開(kāi)關(guān)和一個(gè)或門成，共有八個(gè)輸入和一個(gè)輸出，可以實(shí)現(xiàn)的函數(shù)為:4 _ _ _4 f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z)4通過(guò)對(duì)輸入變量進(jìn)行不同的設(shè)置，可以實(shí)現(xiàn)7力種邏輯函數(shù)4多路開(kāi)關(guān)型的LM結(jié)構(gòu)其基本單元較小，結(jié)構(gòu)簡(jiǎn)單，邏輯單元的利用率高，但因此而需要大而復(fù)雜的連線資源復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)-現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是

16、從傳統(tǒng)PLD結(jié)構(gòu)演變而來(lái)的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項(xiàng)之和形式表示出來(lái)。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。4MAX7000系列宏單元由邏輯陣列，乘積項(xiàng),選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來(lái)形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制4這類結(jié)構(gòu)的缺點(diǎn)是輸入端有效利用率不可能很高，導(dǎo)致芯片面積利用率的降低。同時(shí)CPLD結(jié)構(gòu)的乘積項(xiàng)陣列用到線與結(jié)構(gòu)和上拉電阻，故增加了靜態(tài)功耗。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦

17、大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)-現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是從傳統(tǒng)PLD結(jié)構(gòu)演變而來(lái)的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項(xiàng)之和形式表示出來(lái)。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。4MAX7000系列宏單元由邏輯陣列，乘積項(xiàng),選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來(lái)形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使

18、連線延遲得到較好的控制復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2.4互連特性 從互連特性上可將可編程邏輯器件結(jié)構(gòu)分為兩大類。 類似PAL的確定型結(jié)構(gòu)， 類似于門陣列的統(tǒng)計(jì)型結(jié)構(gòu)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4確定型互連結(jié)構(gòu)- 確定型結(jié)構(gòu)提供的互連特性是在實(shí)現(xiàn)相同功能時(shí)每次實(shí)現(xiàn)相同的布線模式。所以這類PLD器件布線延遲特性是確定的。4 Altera公司器件屬確定型互連結(jié)構(gòu)。圖 (416) 為MAX7000 系列器件的結(jié)構(gòu)示意圖。其PIA (Programmable

19、Interconnect Array)可編程互連陣列為全局總線可編程通道，通過(guò)編程將各邏輯陣列塊相互連接構(gòu)成所需的邏輯。MAX7000的所有專用輸入，I/0控制和宏單元輸出均饋送到PIA，PIA把這些信號(hào)送到整個(gè)器件內(nèi)的各個(gè)地方。PIA好象一個(gè)巨大的開(kāi)關(guān)塊。它使得一個(gè)LAB的輸出很方便地與另一個(gè)LAB 的輸入相連。并且通過(guò)固定的開(kāi)關(guān)數(shù)，使得布線與延遲計(jì)算變得非常簡(jiǎn)單，并且確定。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4圖(417)是Altera的FLEX8000系列的結(jié)構(gòu)圖

20、，F(xiàn)LEX8000器件內(nèi)部邏輯單元與I/O引腳及邏輯單元之間的互連是通過(guò)快速通道 (FastTrack)。FastTrack是由一系列水平和垂直的連續(xù)式布線通道組成。每個(gè)行連線帶由上百條行通道組成，每個(gè)列連線帶有幾十條列通道。信號(hào)按一定的規(guī)則通過(guò)行通道、列通道在LAB之間及LAB與I/O之間傳輸，它們的連線延遲基本也是固定的復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4統(tǒng)計(jì)型互連結(jié)構(gòu)4 統(tǒng)計(jì)型互連結(jié)構(gòu)的設(shè)計(jì)系統(tǒng)，在執(zhí)行相同的功能時(shí)每次給出不同的布線模式。因而延遲信息也不相同。這

21、種結(jié)構(gòu)的設(shè)計(jì)系統(tǒng)一般允許設(shè)計(jì)者對(duì)布線作速度或邏輯單元數(shù)目等性能方面的限制性要求。Xlinx和Actel公司的FPGA被稱為是統(tǒng)計(jì)型結(jié)構(gòu)的。4 圖(418)為XC3000系列的連線結(jié)構(gòu)圖。XC3000系列的布線資源有通用連線、直接連線及水平和垂直長(zhǎng)線幾種，它的通用連線在CLB與CLB或CLB與IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過(guò)開(kāi)關(guān)矩陣把各線段連在一起。XC3000系列器件，布線時(shí)兩塊可編程邏輯單元之間的連線路徑,通過(guò)的開(kāi)關(guān)數(shù)，一般是不確定的。因而這種連線資源的延時(shí)通常是不可預(yù)測(cè)的。Xlinx FPGA相同，ActelFPGA器件的布線模式也是不確定的。圖(4.19) 為Ac

22、tel的內(nèi)部可編程連線結(jié)構(gòu)示意圖。由圖可見(jiàn),它的水平互連線是各種長(zhǎng)度的金屬線通過(guò)反熔絲開(kāi)關(guān)編程連接，垂直通道的互連線是一系列連續(xù)的連線，它的連線路徑也是不確定的，延遲是不可預(yù)測(cè)的。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.3可編程ASIC開(kāi)發(fā)系統(tǒng) 用可編程ASIC(FPGA/CPLD)芯片構(gòu)成ASIC，要有相應(yīng)的開(kāi)發(fā)軟件,它一般包括: 設(shè)計(jì)輸入軟件(Design Entry) 單元庫(kù)(Library) 仿真軟件(Simulation) 物理設(shè)計(jì)軟件(Mapping ,

23、P&R, Make bit Stream , Download)4431可編程ASIC設(shè)計(jì)流程 可編程ASIC的設(shè)計(jì)流程如 (420)所示，即設(shè)計(jì)輸入，設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)仿真復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 設(shè)計(jì)輸入:設(shè)計(jì)輸入階段的目標(biāo)是產(chǎn)生一個(gè)網(wǎng)表文件，以供設(shè)計(jì)實(shí)現(xiàn)用。常用的設(shè)計(jì)輸入方法有以下幾種: 原理圖輸入-利用原理圖編輯器并使用單元庫(kù)中的元件符號(hào)進(jìn)行邏輯設(shè)計(jì) 硬件描述語(yǔ)言:除原理圖輸入外，設(shè)計(jì)輸入也常采用硬件描述語(yǔ)言復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大

24、學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 設(shè)計(jì)實(shí)現(xiàn)-設(shè)計(jì)實(shí)現(xiàn)是設(shè)計(jì)開(kāi)發(fā)過(guò)程的核心部分，設(shè)計(jì)實(shí)現(xiàn)階段將產(chǎn)生一個(gè)完整的己布局布線的設(shè)計(jì)和一個(gè)配置位流文件。 設(shè)計(jì)經(jīng)過(guò)優(yōu)化，分配成適合相應(yīng)器件邏輯功能塊和其它資源的小塊，并選擇合適的布局、布線算法。 布局是把邏輯單元分配到ASIC芯片內(nèi)物理位置的過(guò)程。布局采用的算法與器件結(jié)構(gòu)有關(guān)。 布線是完成ASIC器件內(nèi)所有邏輯連接的過(guò)程，自動(dòng)布線軟件采用的算法同樣與器件結(jié)構(gòu)有關(guān)。如ActelFPGA器件采用分段通道布線，xilinxFPGA器件采用迷宮布線算法。 最新的設(shè)計(jì)實(shí)現(xiàn)工具在布局、布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析。因此用戶可以對(duì)設(shè)計(jì)規(guī)

25、定性能要求。新的設(shè)計(jì)實(shí)現(xiàn)工具還具有支持遞增設(shè)計(jì)的特性。它可以使設(shè)計(jì)在原有基礎(chǔ)上進(jìn)行一些小的改動(dòng)而保存原有未變部分的物理實(shí)現(xiàn)和時(shí)序特性，這個(gè)部分不需要重新仿真和測(cè)試。設(shè)計(jì)實(shí)現(xiàn)工具采用的算法與器件結(jié)構(gòu)有密切的關(guān)系，因而各個(gè)可編程ASIC制造公司都提供由他們本公司開(kāi)發(fā)的設(shè)計(jì)實(shí)現(xiàn)軟件復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 設(shè)計(jì)仿真-通常用于設(shè)計(jì)的有二類仿真，一類是邏輯仿真，包括功能仿真和時(shí)序仿真,另類是時(shí)序分析。 功能仿真是在完成設(shè)計(jì)輸入和產(chǎn)生網(wǎng)表后進(jìn)行，是對(duì)設(shè)計(jì)的邏輯功能正確性的驗(yàn)證,沒(méi)有物理設(shè)計(jì)的時(shí)序信息。 時(shí)序仿真是在物理設(shè)計(jì) (布局、

26、布線)完成獲取時(shí)序信息后進(jìn)行。功能和時(shí)序仿真通常采用第三方提供的或由本公司設(shè)計(jì)開(kāi)發(fā)的仿真器進(jìn)行，仿真器需要輸入激勵(lì)，具有輸出顯示并有返回注釋的功能。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 時(shí)序分析器是一種靜態(tài)仿真工具。時(shí)序分析工具不需要輸入激勵(lì)而代之以時(shí)序分析器對(duì)關(guān)鍵路徑的驗(yàn)證。大部分設(shè)計(jì)系統(tǒng)可將時(shí)序分析檢驗(yàn)到的時(shí)序違反返回至設(shè)計(jì)輸入，并且在重新完成布局、布線步驟之前標(biāo)注關(guān)鍵路徑的特征，在下一步使用布局、布線軟件時(shí)給予特別的注意，以便布線延遲最小。但這是一個(gè)冗長(zhǎng)的迭代過(guò)程。使用邏輯綜合可以自動(dòng)進(jìn)行這個(gè)設(shè)計(jì)過(guò)程的迭代階段。在使用邏輯綜合

27、時(shí)，關(guān)鍵路徑的信息被計(jì)算到邏輯綜合中，并且時(shí)序約束被建立于前饋路徑(這稱為是正向注釋)送往布局布線軟件。 4 設(shè)計(jì)仿真是捕獲和排除一些潛在故障的恰當(dāng)方法，保證設(shè)計(jì)在最壞情況下，可靠的工作。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.3.2 Xilinx設(shè)計(jì)開(kāi)發(fā)系統(tǒng) Xilinx可編程ASIC的設(shè)計(jì)流程主要包括: 輸計(jì)輸入 設(shè)計(jì)實(shí)現(xiàn) 設(shè)計(jì)仿真復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4

28、1、設(shè)計(jì)輸入- Xilinx可以原理圖或ABEL，VHDL,VerilogHDL硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)輸入，亦可采用混合型的設(shè)計(jì)輸入方法。Xlinx可使用第三方設(shè)計(jì)輸入與仿真工具，也可以與產(chǎn)生EDIF網(wǎng)表文件的其它工業(yè)標(biāo)準(zhǔn)CAE工具接口，(包括Synopsys，Cadence，Viewlogic，Orcad ,ALDEC ACTIVE-HDL等等。) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4Xilinx設(shè)計(jì)通過(guò)utility程序?qū)ilinx設(shè)計(jì)輸入工具產(chǎn)生的網(wǎng)表轉(zhuǎn)換成xilinx網(wǎng)表格式XNF文件，以供xilinx設(shè)計(jì)實(shí)現(xiàn)與仿真用。4

29、Xilinx提供對(duì)多種綜合工具的接口，包括LogiBLOX Express，狀態(tài)編輯器等。LogiBLOX工具是基于圖形的高級(jí)語(yǔ)言，可以利用原理圖編輯器輸入并設(shè)計(jì)，產(chǎn)生通用的高級(jí)功能模塊包括加法器，計(jì)數(shù)器，譯碼器，移位寄存器和RAM、ROM等，為設(shè)計(jì)提供了確定尺寸和功能 的模塊庫(kù)。LogiBLOX編輯器能自動(dòng)地為每個(gè)功能模塊選擇相應(yīng)的結(jié)構(gòu)資源，并對(duì)設(shè)計(jì)進(jìn)行優(yōu)化。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4XilinxExpress軟件具有對(duì)FPGA邏輯分析，綜合及優(yōu)化的功能。Express工具輸入VHIDL或VerilogHDL格式的文

30、件，并能對(duì)HDL源文件進(jìn)行分析，檢查句法錯(cuò)誤。Express以選定的Xilinx器件結(jié)構(gòu)對(duì)VHDL或VerilogHDL輸入文件進(jìn)行邏輯綜合并根據(jù)用戶的設(shè)計(jì)約束，時(shí)序要求對(duì)設(shè)計(jì)和算法功能進(jìn)行優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的XNF網(wǎng)表文件，以供設(shè)計(jì)實(shí)現(xiàn)工具用。4Xilinx開(kāi)發(fā)軟件的設(shè)計(jì)環(huán)境支持層次設(shè)計(jì)輸入;頂層的符號(hào)圖形定義功能塊，底層定義每個(gè)功能塊的邏輯，層次設(shè)計(jì)有助于構(gòu)思，易于設(shè)計(jì)調(diào)試，易于遞增設(shè)計(jì)和平行式設(shè)計(jì)。使用層次設(shè)計(jì)時(shí)應(yīng)注意考慮層次名和對(duì)器件和網(wǎng)線的命名。層次設(shè)計(jì)允許對(duì)不同層次的元件采用不同的設(shè)計(jì)輸入工具。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編

31、程ASIC42、設(shè)計(jì)實(shí)現(xiàn)-XilinxFPGA,CPLD設(shè)計(jì)流程在完成設(shè)計(jì)輸入后用Xilinx自主開(kāi)發(fā)的物理設(shè)計(jì)軟件以高度自動(dòng)化程度完成從網(wǎng)表格式轉(zhuǎn)換到產(chǎn)生配置FPGA的位流文件的全過(guò)程。4Xilinx XACT設(shè)計(jì)實(shí)現(xiàn)軟件的流程可以用Xmake程序來(lái)自動(dòng)進(jìn)行，它包括以下幾個(gè)部分(1)XNF轉(zhuǎn)換 (XNF-Translation) XNF文件是Xilinx網(wǎng)表格式文件，是一個(gè)含有設(shè)計(jì)的邏輯及連接信息的ASCII文本網(wǎng)表格式，也支持設(shè)計(jì)的時(shí)序信息。不同的輸入工具需用不同的格式轉(zhuǎn)換程序來(lái)完成格式轉(zhuǎn)換。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC

32、4(2)合并(Merging) 合并分層設(shè)計(jì)及多設(shè)計(jì)輸入源產(chǎn)生的多個(gè)文件為一個(gè)XNF文件4(3)映射 (Map) 映射取XNF文件并將邏輯映射到Xilinx邏輯單元陣到結(jié)構(gòu)中，映射步驟產(chǎn)生map文件。 4(4)布局一布線 (Place and Route) XMake使用自動(dòng)布局、布線軟件APR或PPR對(duì)設(shè)計(jì)自動(dòng)布局布線。4(5)產(chǎn)生位流文件 XMake用makebts程序產(chǎn)生位流文件bit，用于FPGA編程。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC43、設(shè)計(jì)仿真-Xilinx設(shè)計(jì)仿真包括功能/時(shí)序仿真，靜態(tài)時(shí)序分析及在電路上驗(yàn)證。Xi

33、linx設(shè)計(jì)仿真采用第三方仿真工具，這些仿真工具部集成到Xilinx設(shè)計(jì)開(kāi)發(fā)系統(tǒng)中。4 功能仿真在設(shè)計(jì)輸入，產(chǎn)生網(wǎng)表文件后進(jìn)行。集成工具可以從輸入軟件直接進(jìn)入仿真軟件。此時(shí)網(wǎng)表文件只有元件延時(shí)信息。4 時(shí)序仿真在完成布局，布線并將布線延時(shí)信息反饋?zhàn)⑨尩骄W(wǎng)表文件后進(jìn)行。 靜態(tài)時(shí)序分析在實(shí)現(xiàn)布局-布線前和布局-布線完成后進(jìn)行。4 Xilinx支持交互式靜態(tài)時(shí)序分析工具。Xdelay靜態(tài)時(shí)序分析器可以快速檢測(cè)關(guān)鍵路徑和時(shí)序危險(xiǎn)。并在時(shí)序分析報(bào)告申提供詳細(xì)的延時(shí)信息。4 用Xlinx加載電纜在實(shí)際電路板上給器件配置位流文件，可以在典型工作條件下對(duì)設(shè)計(jì)進(jìn)行測(cè)試，驗(yàn)證。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦

34、大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4Xilinx設(shè)計(jì)開(kāi)發(fā)軟件，有第三方支持的設(shè)計(jì)輸入和設(shè)計(jì)驗(yàn)證工具，有自主開(kāi)發(fā)的設(shè)計(jì)實(shí)現(xiàn)軟件，有多種形式的設(shè)計(jì)輸入方式，還有統(tǒng)一的單元庫(kù)和LogiBLOX庫(kù)。Xilinx提供給用戶的是集成化的設(shè)計(jì)工具和設(shè)計(jì)環(huán)境，Xilinx集成化的設(shè)計(jì)工具有兩個(gè)系列的產(chǎn)品。 Foundation系列 Alliance系列復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4Foundation系列是一個(gè)高度集成的工具，它以集成化的設(shè)計(jì)環(huán)境提供給設(shè)計(jì)者完成FPGA,CPLD器件整個(gè)設(shè)計(jì)流程的工具，包括設(shè)計(jì)輸

35、入，邏輯綜合與優(yōu)化，仿真及時(shí)序驅(qū)動(dòng)的設(shè)計(jì)實(shí)現(xiàn)。Foundation系列支持標(biāo)準(zhǔn)HDL設(shè)計(jì)，包括VHDL,Verilog HDL和ABEL。Foundation系列還集成了LogiBLOX模塊生成器和Xilinx的CORE Generator系統(tǒng)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4Alliance系列軟件-Alliance系列軟件是開(kāi)放式的系統(tǒng)軟件，可以讓用戶根據(jù)應(yīng)用需要，自由選擇EDA設(shè)計(jì)環(huán)境，Alliance系列采用了 Xilinx 先進(jìn)的時(shí)序驅(qū)動(dòng)設(shè)計(jì)實(shí)現(xiàn)軟件，含有LogiBLox模塊發(fā)生器。支持增量設(shè)計(jì)并集成了Xilinx內(nèi)

36、核發(fā)生器系統(tǒng)。其綜合工具采用了先進(jìn)的A.K Aspeed算法，具有圖形化約束編輯器，加快了時(shí)鐘速度，使設(shè)計(jì)性能最佳。4 Alliance系列軟件對(duì)多種EDA環(huán)境提供相應(yīng)的庫(kù)和界面，便xilinx先進(jìn)的實(shí)現(xiàn)技術(shù)與合作方EDA工具優(yōu)勢(shì)相結(jié)合，為設(shè)計(jì)者提供了功能強(qiáng)大的整體設(shè)計(jì)方案。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.3.3XilinxFPGA的配置4 配置是加載設(shè)計(jì)生成的編程數(shù)據(jù)到一個(gè)或多個(gè)LCA器件的運(yùn)行過(guò)程，以定義內(nèi)部功能塊及其互連功能。4 Xilinx開(kāi)發(fā)系統(tǒng)在完成設(shè)計(jì)輸入，設(shè)計(jì)實(shí)現(xiàn)及設(shè)計(jì)驗(yàn)證后可以調(diào)用MakeBits程序和M

37、akePROM程序來(lái)產(chǎn)生配置文件，最終的配置數(shù)據(jù)被加載到FPGA的配置存儲(chǔ)單元。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4Makebits程序產(chǎn)生二進(jìn)制配置文件.Bit文件，.Bit文件可以用Dawnload電纜或Xchecker電纜來(lái)配置FPGA。4 MakePROM程序把bit文件轉(zhuǎn)換成包含配置信息的PROM文件，當(dāng)用戶要用PROM存儲(chǔ)XilinxFPGA配置信息時(shí)，用該文件對(duì)PROM編程。PROM文件包含標(biāo)題，地址，PROM數(shù)據(jù)和校驗(yàn)信息。4 XilinxFPGA器件有三個(gè)配置模式管腳M0、M1和M2，配置前選擇M0、M1，M2

38、的電平來(lái)決定配置模式。配置之后這些管腳可以用作輔助連接。XACTStep開(kāi)發(fā)系統(tǒng)不利用這些資源。除非它們?cè)跀?shù)據(jù)輸入時(shí)被明確規(guī)定;放置一個(gè)稱為MD2、MDl或MD的焊盤符號(hào)代替輸入或輸出焊盤符號(hào)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4XilinxFPGA有多種配置模式。4 (一)主模式有三種主模式;在主模式中FPGA從外部數(shù)據(jù)源,如并行或串行的PROM加載配置數(shù)據(jù)。FPGA內(nèi)部振蕩器產(chǎn)生配置時(shí)鐘CCLK驅(qū)動(dòng)從屬的外部數(shù)據(jù)源如PROM的時(shí)鐘CLK，并接收PROM的數(shù)據(jù)加載到FPGA內(nèi)部的存儲(chǔ)器。 三種配置主模式為: 1、串行主模式:串行

39、主模式數(shù)據(jù)源 (如串行PROM)以串行配置數(shù)碼對(duì)FPGA進(jìn)行配置。 2、向上并行主模式:并行主模式FPGA接收并行的字節(jié)數(shù)據(jù)。“向上”并行模式中起始地址從0000H開(kāi)始向上遞增 3、向下并行主模式，該模式中FPGA同樣接收并行的字節(jié)數(shù)據(jù)。向下并行模式只是起始地址從3FFFH開(kāi)始向下遞減。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4(二)非主模式 4、串行從模式 串行從模式使用串行數(shù)據(jù)配置，并在同步配置時(shí)鐘CCLK作用下進(jìn)行。 5、同步外設(shè)模式 在外設(shè)模式中，F(xiàn)PGA芯片作為微處理器的外設(shè)并通過(guò)微處理器來(lái)對(duì)FPGA進(jìn)行配置。同步外設(shè)模式中外

40、部提供的時(shí)鐘信號(hào)送到CCLK便數(shù)據(jù)串行化。 6、異步外設(shè)模式 FPGA芯片同樣通過(guò)微處理器來(lái)進(jìn)行配置，但是內(nèi)部振蕩器產(chǎn)生CCLK信號(hào)使數(shù)據(jù)串行化。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 7、特快模式 特快模式類似于串行從模式，在同步配置時(shí)鐘CCLK作用下進(jìn)行配置。只是數(shù)據(jù)是以并行的格式存在，而且一次一個(gè)字節(jié)定時(shí)進(jìn)入目標(biāo)器件。數(shù)據(jù)并行地加載，而不是內(nèi)部串行化。配置數(shù)據(jù)的八位由每個(gè)CCLK周期加載，因此特快模式的數(shù)據(jù)運(yùn)行率是其它模式的八倍。特快模式的位流與其它配置模式不兼容。具有相同配置的多個(gè)從屬器件可以并行地將D0-D8，輸入連接起來(lái)

41、，這樣多個(gè)器件就可以同時(shí)配置。 8、串行菊花鏈模式 具有不同配置的多個(gè)器件可以按“菊花鏈”連接在一起。FPGA開(kāi)發(fā)系統(tǒng)對(duì)菊花鏈設(shè)計(jì)生成組合配置的菊花鏈位流，采用菊花鏈模式時(shí)，須將所有器件的CCLD管腳并行地連接起來(lái)，每個(gè)器件的DOUT連接到下一個(gè)器件的DlN管腳。與PROM連接的FPGA稱為引導(dǎo)芯片，它可使用串行、并行和外設(shè)工作模式。其他FPGA芯片使用串行從模式。當(dāng)引導(dǎo)FPGA芯片配置完后，它的輸出引腳DOUT輸出另一個(gè) FPGA芯片的配置碼，并生成配置時(shí)鐘。如此逐級(jí)完成所有FPGA芯片的配置復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)

42、旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室異步外設(shè)模式復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室特快模式復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4 4.5 Xilinx可編程ASI

43、C器件-Xilinx公司建于1984年，1985年推出世界上最早的現(xiàn)場(chǎng)可編程門陣列(FPGA)。目前Xilinx公司是世界上CMOS可編程邏輯器件的最大供應(yīng)商之一。 Xilinx公司的CMOS可編程邏輯器件目前有三大類產(chǎn)品 1、基于CMOS SRAM工藝的可重復(fù)編程邏輯器件現(xiàn)場(chǎng)可編程門陣列FPGA。目前已開(kāi)發(fā)有XC2000系列，XC3000系列，XC4000系列，XC5200系列及Spanan系列和Virtex系列。 2、基于反熔絲編程技術(shù)的一次性可編程FPGA有XC8100系列。 3、復(fù)雜可編程邏輯器件CPLD，有XC7200、XC7300系列EPLD及XC9500系列CPLD。 以XC40

44、00和XC5200系列為例，介紹XiIinx公司FPGA產(chǎn)品的結(jié)構(gòu)和性能特點(diǎn)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4 4.5.1 XC4000系列器件的結(jié)構(gòu)和性能 XC4000系列是Xilinx公司的第三代FPGA產(chǎn)品，并且是最早具有芯片內(nèi)RAM 功能的系列。XC4000的CLB中具有快速進(jìn)位邏輯，芯片四周有寬位沿邊譯碼器，XC4000系列還有邊界掃描電路等結(jié)構(gòu)。XC4000E和XC4000EX系列比XC4000系列有更高的系統(tǒng)速度，XC4000E 和XC4000EX器件能在同步系統(tǒng)時(shí)鐘速率超過(guò)80MHz的條件下運(yùn)行，其內(nèi)部性能可以超

45、過(guò) 15OMHz;XC400OE，XC4000EX比XC4000系列有更大的容量，目前最大容量可達(dá)18萬(wàn)門復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC XC4000EX還提供了許多新的布線特性，包括專用高速時(shí)鐘緩沖器。XC4000XL是XC4000EX器件的具有高性能、低電壓的改進(jìn)型。 XC4000E器件的輸出管腳與相應(yīng)的XC4000器件是一致的。一個(gè)XC4000器件可實(shí)現(xiàn)的位流能用于編程相應(yīng)XC4000E器件。然而由于XC4000E器件包含許多新的特性，因此一個(gè)XC4000E器件可實(shí)現(xiàn)的位流不能下載到相應(yīng)的XC4000器件中去。復(fù)旦大學(xué)專

46、用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC XC4000系列的結(jié)構(gòu)。4一、XC4000系列CLB (Configuration Logic Block) CLB是Xilinx公司FPGA器件的基本邏輯單元。CLB以陣列形式排列于芯片中央。CLB的基本結(jié)構(gòu)由LUT和可編程觸發(fā)器組成。XC4000系列CLB的結(jié)構(gòu)如圖(470)所示。l、基本構(gòu)成:每個(gè)CLB由二個(gè)四輸入查找表、1個(gè)三輸入查找表及二個(gè)D觸發(fā)器組成。每個(gè)CLB可以實(shí)現(xiàn)兩個(gè)獨(dú)立的四變量邏輯功能或任意五變量邏輯功能甚至九變量的某些邏輯功能。每個(gè)CLB有13個(gè)輸入端，包括8個(gè)LUT輸入，4個(gè)控制輸

47、入端和1個(gè)時(shí)鐘輸入端。每個(gè)CLB有4個(gè)輸出端。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC2、片內(nèi)RAM XC4000的任何一個(gè)CLB都可以被編程為16X2位或32Xl位RAM。在RAM模式，F(xiàn)和G LUT變成可寫的。作為16X2位RAM時(shí)，輸入端F1F4，G1G4 用作RAM的地址線，如它們?cè)赗AM模式中一樣，但其它控制輸入端被重新定義。DIN和H1變成兩個(gè)數(shù)據(jù)輸入，S/R作為讀寫選擇之用。作為32X1位RAM時(shí)，H1改為地址線，DIN是單個(gè)數(shù)據(jù)輸入，S/R為讀寫選擇。在l6

48、X2位RAM模式時(shí)，讀數(shù)據(jù)在F和G邏輯功能塊的輸出端是有效的。在32Xl位RAM模式時(shí)，則在H邏輯功能塊輸出端是有效的。 利用XC4000片內(nèi)RAM 的特性，一個(gè)CLB可以實(shí)現(xiàn)32位存儲(chǔ)器，而它們觸發(fā)器僅能存儲(chǔ)二位數(shù)據(jù)，這樣大大減少了數(shù)據(jù)存儲(chǔ)的成本并大大豐富了芯片設(shè)計(jì)功能。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC3、快速進(jìn)位邏輯 XC4000的三個(gè)邏輯功能塊中還提供了專用硬件來(lái)實(shí)現(xiàn)CLB之間的進(jìn)位通道。使實(shí)現(xiàn)加法器、減法器、計(jì)數(shù)器功能時(shí)速度大大提高。實(shí)現(xiàn)快速進(jìn)位邏輯時(shí)CLB的F、G邏輯功能塊用作計(jì)算和，而專用硬件邏輯計(jì)算進(jìn)位。專門的互連

49、把進(jìn)位信號(hào)布線到相鄰的邏輯塊。這個(gè)進(jìn)位邏輯可以配置來(lái)建立任意長(zhǎng)度的高速序列發(fā)生器、計(jì)數(shù)器、加法器、減法器等。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC二、XC4000系列的IOB XC4000系列IOB的結(jié)構(gòu)如圖(471)所示。 (1)XC4000IOB的輸入由緩沖器;觸發(fā)器或鎖存器組成。信號(hào)可直接輸入內(nèi)部或經(jīng)觸發(fā)器或鎖存器輸入。XC4000的IOB只能固定為TTL電平輸入;XC4000系列IOB的緩沖器到觸發(fā)器、鎖存器間有一個(gè)延遲選擇開(kāi)關(guān)，輸入數(shù)據(jù)可以編程選擇經(jīng)延時(shí)或直接到鍍發(fā)器/鎖存器。 (2)XC4000IOB的輸出部分也由三態(tài)緩沖

50、器、觸發(fā)器/鎖存器組成，輸出信號(hào)可配置選擇直接或經(jīng)存儲(chǔ)單元輸出?？山?jīng)配置控鐳輸出信號(hào)和輸出便能信號(hào)反相，控制輸出緩沖器的轉(zhuǎn)換速率及輸出緩沖器是雙向傳輸事三態(tài)輸出。XC4000系列IOB的緩沖器具有l(wèi)2mA驅(qū)動(dòng)電流能力，若與相鄰輸出緩沖器線與時(shí)可有24mA電流驅(qū)動(dòng)能力。 (3)XC4000的10B具有上拉或下拉電阻，當(dāng)IOB管腳懸空管腳懸空時(shí)可經(jīng)編程控制該管腳的電平為VCC或地。以減少功耗。上拉和下拉電阻的值約為100K。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (4)XC4

51、000系列IOB的輸入部分觸發(fā)器/鎖存器與輸出部分的觸發(fā)器/鎖存器的時(shí)鐘端是分開(kāi)的，時(shí)鐘極性均可單獨(dú)配置。 (5)XC4000系列芯片四周的每一邊均附有4個(gè)寬位輸入快速譯碼器電路，每邊的譯碼器共享一組輸入。這些輸入來(lái)自CLB、IOB的信號(hào)。沿邊譯碼器能在10ns內(nèi)產(chǎn)生輸出，需要時(shí)還可以將每個(gè)譯碼器在它的中心分成兩個(gè)一半規(guī)模的譯碼器。利用沿邊寬位譯碼器可以節(jié)省CLB資源。特別對(duì)輸入地址或數(shù)據(jù)位數(shù)大于CLB邏輯功能塊輸入端數(shù)目時(shí)，沿邊譯碼器十分有效地解決了快速譯碼的問(wèn)題 (6)邊界掃描 XC4000系列的IOB其內(nèi)部邏輯還包含有與邊界掃描測(cè)試相兼容的控制測(cè)試的邏輯結(jié)構(gòu)。包括指令寄存器、數(shù)據(jù)寄存器、

52、移位寄存器，當(dāng)選擇邊界掃描配置時(shí)，三個(gè)用戶I/O腿作專用輸入、輸出端。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC三、XC4000系列互連資源 XC4000系列有豐富的互連資源，CLB的輸入、分布在塊的四邊為布線提供了非常靈活的條件。輸出端口均勻分布在塊的四邊為布線提供了非常靈活的條件l、CLB的互連 XC4000系列CLB互連資源有單長(zhǎng)線、雙長(zhǎng)線和長(zhǎng)線 (1)單長(zhǎng)線 (single length line) 單長(zhǎng)線是CLB之間網(wǎng)格狀的金屬連線。水平線和垂直線交匯于開(kāi)關(guān)矩陣PSM。如圖472。每個(gè)開(kāi)關(guān)矩陣有若干個(gè)節(jié)點(diǎn)，這些節(jié)點(diǎn)由可構(gòu)造的N溝

53、道開(kāi)關(guān)晶體管組成。根據(jù)需要直接或拐彎建立單長(zhǎng)線之間的連接。單長(zhǎng)線和CLB的輸入和輸出之間有靈活的連接點(diǎn)。CLB 的所有輸入端都可由鄰近的單長(zhǎng)線驅(qū)動(dòng)。每個(gè)CLB的輸出端也都可以驅(qū)動(dòng)鄰近的單長(zhǎng)線。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (2)雙長(zhǎng)線 (DoubleLengthLines) 雙長(zhǎng)線由二倍于單長(zhǎng)度線的金屬連線組成網(wǎng)絡(luò)狀分布。每根雙長(zhǎng)線要經(jīng)過(guò)兩個(gè)CLB距離再交匯于開(kāi)關(guān)矩陣，提供芯片中程距離連線的靈活性。雙長(zhǎng)線一雙為一組。除了時(shí)鐘端輸入外，所有CLB的輸入均由鄰近的雙長(zhǎng)線驅(qū)動(dòng)。每個(gè)CLB輸出都可驅(qū)動(dòng)鄰近的水平或垂直的雙長(zhǎng)線。通用

54、單長(zhǎng)線和雙長(zhǎng)線提供了相鄰功能塊之間的快速布線和復(fù)雜布線的最大的靈活性。它們每通過(guò)一次開(kāi)關(guān)矩脖增加一次延遲。雙長(zhǎng)線比單長(zhǎng)線通過(guò)開(kāi)關(guān)矩陣的次數(shù)少一倍，因而延遲小。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (3)長(zhǎng)線(LongLine) 長(zhǎng)線跨越芯片縱向或橫向網(wǎng)格狀分布于整個(gè)芯片。CLB的輸入可以由相鄰的長(zhǎng)線驅(qū)動(dòng)。CLB的輸出則可以通過(guò)三態(tài)緩沖器或單長(zhǎng) 線連接到長(zhǎng)線上。單長(zhǎng)線可通過(guò)可編程連接點(diǎn)PIP連接長(zhǎng)線。雙長(zhǎng) 線不與其它線相連。每個(gè)CLB周圍有三態(tài)緩沖器(TBUF)，可用來(lái)驅(qū)動(dòng)鄰近CLB上方和下方的水平長(zhǎng)線。三態(tài)緩沖器可以由相鄰CLB的

55、X、Y、 XQ、YQ的輸出所驅(qū)動(dòng)，或者由附近單長(zhǎng)線所驅(qū)動(dòng)。三態(tài)緩沖器的 便能信號(hào)來(lái)源于相鄰的垂直單長(zhǎng)線或長(zhǎng)線。位于陣列左邊和右邊的 IOB的附近，有附加的TBUF。這些TBUF可以用來(lái)在水平長(zhǎng)線上 實(shí)現(xiàn)多路多用或雙向總線功能。長(zhǎng)線末端有可編程上拉電阻。XC4000有八條全局線。由專用全局緩沖器驅(qū)動(dòng)，可用作全局時(shí) 鐘線或高扇出控制線。每根長(zhǎng)線在正中央由可編程開(kāi)關(guān)分隔咸兩個(gè)獨(dú)立的布線通道，以提高長(zhǎng)線的利用率。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (4)四倍長(zhǎng)線 XC4000

56、EX另有12根垂直和12棍水平的四倍長(zhǎng)線通過(guò)CLB的行和列，如圖(473)所示。四倍長(zhǎng)線的長(zhǎng)度是單長(zhǎng)線的四倍，線段與線段之間通過(guò)緩沖的開(kāi)關(guān)矩陣連接，信號(hào)在四倍長(zhǎng)線上傳送，進(jìn)入緩沖開(kāi)關(guān)矩陣前要通過(guò)三個(gè)CLB的緩沖器，四倍長(zhǎng)線以四根為一 組，交替地與緩沖開(kāi)關(guān)矩陣連接，因此在行或列申的每根線每隔三個(gè)CLB區(qū)域通過(guò)一個(gè)緩沖開(kāi)關(guān)矩陣。每個(gè)緩沖開(kāi)關(guān)矩陣，由一個(gè)緩沖器和六個(gè)傳輸管組成，它類似于一般的可編程開(kāi)關(guān)矩陣，但增加了一個(gè)可編程緩沖器;它可以有二個(gè)以上獨(dú)立的輸入和二個(gè)以上獨(dú)立的輸出，但只有一個(gè)獨(dú)立的輸入可以被緩沖。布線軟件將自動(dòng)根據(jù)設(shè)計(jì)的時(shí)序要求決定一個(gè)四倍長(zhǎng)線的信號(hào)是否應(yīng)該被緩沖。由于緩沖開(kāi)關(guān)矩陣的作

57、用，四倍長(zhǎng)線提供了快速布線。對(duì)于跨越器件的長(zhǎng)距離重負(fù)載信號(hào)，四倍長(zhǎng)線提供了最快速度布線的有效方法。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (5)直接互連 (僅XC4000EX有) XC4000EX相鄰CLB之間提供了二根直接、高效和快速連線。這些連線使數(shù)據(jù)流從器件的左邊到右邊，從頂部到底部非常容易。如圖(4，74)所示，信號(hào)在直接互連線上傳送連線傳播延時(shí)最小并且不占用通用連線資源。直接互連也提供于CLB與鄰近IOB之間，器件左邊和頂端的每個(gè)IOB有一個(gè)與附近CLB的直接通

58、路，由于每個(gè)CLB的行和列有兩個(gè)IOB，陣列右邊和底部的每個(gè)CLB有一個(gè)直接通路連接附近的兩個(gè)IOB。 自動(dòng)布線軟件使用直接互連可以解決需要最大布線資源和最小連線延時(shí)的問(wèn)題。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 2、I/O布線-XC4000系列器件增加了環(huán)繞 IOB的被稱為多用環(huán) (VersaRing)的布線資源。 多用環(huán)包括入條雙長(zhǎng)度線，四條長(zhǎng)線以及四條全局連線和兩條寬位沿邊譯碼連線。如圖(475)所示。多用環(huán)布線便管腳布線更靈活，并便管腳“置換:等高層次編輯處理的功

59、能更強(qiáng)。XC4000EX系列在CLB陣列和I/O腳環(huán)之間還有八條互連通道，提供了引腿分配的通用性和固定引腿的靈活性。這些布線通道被稱為八倍線，因?yàn)槊扛羝邆€(gè)CLB，它們可以被一個(gè)具有分裂器開(kāi)關(guān)功能的可編程緩沖器斷開(kāi)。這些緩沖器是交錯(cuò)的，所以每根線沿器件邊每隔七個(gè)CLB區(qū)域通過(guò)一個(gè)緩沖器。八倍線繞器件的角析彎復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC (5)直接互連 (僅XC4000EX有) XC4000EX相鄰CLB之間提供了二根直接、高效和快速連線。這些連線使數(shù)據(jù)流從器件的左

60、邊到右邊，從頂部到底部非常容易。如圖(4，74)所示，信號(hào)在直接互連線上傳送連線傳播延時(shí)最小并且不占用通用連線資源。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第五章第五章 電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)45.1集成電路工藝雙極型(Bipolar) 比MOS速度快，但需要更多的功耗 比MOS有更高的跨導(dǎo)，因而有更好的信號(hào)放大功能 相對(duì)高性能的MOS工藝，B;polar工藝步驟簡(jiǎn)單MOS(PMOS,NMOS,CMOS) 功耗低，速度慢，驅(qū)動(dòng)能力差。 器件性能和器件的幾何形狀關(guān)系密切，因而能通過(guò)改變幾何參數(shù)調(diào)節(jié)器件性能。 器件密度比Bipolar高，易于大規(guī)模集成。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大