第3章組合邏輯電路

1、http:/ 述述n3.23.2組合邏輯電路的分析組合邏輯電路的分析n3.3 3.3 組合邏輯電路的設計組合邏輯電路的設計n3.4 3.4 加加 法法 器器n3.5 3.5 數(shù)值比較器數(shù)值比較器n3.6 3.6 編編 碼碼 器器n3.7 3.7 譯譯 碼碼 器器n3.8 3.8 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 n3.9 3.9 數(shù)據(jù)分配器數(shù)據(jù)分配器n3.10 3.10 奇偶檢測電路奇偶檢測電路n3.11 3.11 用中規(guī)模集成電路設計一般組合電路用中規(guī)模集成電路設計一般組合電路n3.12 3.12 組合電路中的競爭冒險組合電路中的競爭冒險http:/ 根據(jù)邏輯命題的需要，設計組合電路。(3) 掌握常用組

2、合單元電路(一些中規(guī)模器件)的邏輯功能，選擇和應用到工程實際中。http:/ 3.2.2 組合邏輯電路的分析舉例組合邏輯電路的分析舉例【例例.1】已知邏輯電路如圖3.2.1所示，分析該電路的功能。 11&A B Z Z1 Z2 Z3 Z4 G1 G2 G3 G4 G5 http:/ 3.3.1 組合邏輯電路的設計步驟組合邏輯電路的設計步驟(1)對實際問題進行邏輯抽象，并定義輸入變量和輸出變量。在實際問題中，凡是引起事件發(fā)生的條件和原因的物理量應定義為輸入變量，凡是表示事件發(fā)生結果的物理量應定義為輸出變量。(2)根據(jù)所要實現(xiàn)的邏輯功能列真值表。將輸入變量可能出現(xiàn)的所有取值

3、情況和與之對應的輸出變量的值一一列出。(3)根據(jù)真值表求邏輯表達式并化簡。根據(jù)選用的門電路類型將邏輯表達式變換成所要的形式，比如，若采用與非門實現(xiàn)，則應將邏輯表達式變換為與非與非表達式。(4)根據(jù)邏輯表達式畫邏輯圖。http:/ 組合邏輯電路的設計舉例組合邏輯電路的設計舉例【例例3.3.1】已知有3個邏輯變量A，B，C，利用與非門設計一個邏輯電路，判斷3個變量中是否有多數(shù)個取值為1。解解 定義輸入變量和輸出變量。A，B，C ,3個變量應為輸入變量，設輸出變量為Y。當Y=1時，表明A,B,C多數(shù)取值為1，否則Y=0。根據(jù)題意列真值表，見表3.3.1。 根據(jù)真值表寫出邏輯表達式，化簡，并將其變換為

4、“與非與非”表達式。 (3.3.1) 根據(jù)邏輯表達式畫邏輯圖，如圖3.3.1所示。 BCACABBCACABABCCBABCAYhttp:/ ABCY00000010010001111000101111011111表3.3.1 例3.3.1的真值表 Y A B C 1 & & & 圖3.3.1 例3.3.1邏輯圖http:/ 半加器和全加器半加器和全加器1. 半加器半加器只考慮兩個1位二進制數(shù)A和B相加，不考慮低位來的進位數(shù)的相加稱為半加，實現(xiàn)半加的電路稱為半加器。半加器的真值表見表3.4.1。輸 入輸 出 ABS C0000011010101101表3.4.1半加器的

5、真值表http:/ B半加器的邏輯表達式為半加器的邏輯表達式為 半加器的邏輯符號如圖3.4.1(b)所示 A S B C HA (b)邏輯符號 A B S C (a)邏輯電路 = 1 & http:/ 全加器全加器除了兩個1位二進制數(shù)相加以外，還與低位向本位的進位數(shù)相加，稱之為全加，所構成的電路稱為全加器。全加器的真值表見表3.4.2。全加器的邏輯符號如圖3.4.2所示。 表3.4.2全加器的真值表表輸 入輸 出AnBnCn1SnCn0000000110010100110110010101011100111111http:/ C1 A S B C FA 全加器邏輯符號全加器的邏輯圖 A

6、n Bn C1 S C HA C S HA C S (a)邏輯圖 (b)邏輯圖 Cn1 An Bn Sn Cn 1 1 = 1 = 1 & & http:/ 3.4.2 多位加法器多位加法器1. 1. 串行進位加法器串行進位加法器 若有多位數(shù)相加，則可采用并行相加串行進位的方式來完成。如，若有多位數(shù)相加，則可采用并行相加串行進位的方式來完成。如，有兩個有兩個4 4位二進制數(shù)和相加，可以采用兩片內含兩個全加器或一片內位二進制數(shù)和相加，可以采用兩片內含兩個全加器或一片內含含4 4個全加器的集成電路組成，其原理圖如圖個全加器的集成電路組成，其原理圖如圖.4所示。所示。

7、 S0 A0 B0 A1 B1 A2 B2 A3 B3 S1 S2 S3 C1 C3 C2 C1 C0 FA0 FA1 FA2 FA3 2. 超前進位加法器超前進位加法器 A0 A1 B1 A2 A3 C3 S3 S2 S1 S0 B0 C-1 B2 B3 11111111=1=1=1=1&11 為了克服串行加為了克服串行加法器運算速度慢的缺法器運算速度慢的缺點，人們又設計了一點，人們又設計了一種多位數(shù)超前進位加種多位數(shù)超前進位加法邏輯電路。法邏輯電路。 http:/ 數(shù)值比較器數(shù)值比較器 在數(shù)字系統(tǒng)中，特別是在計算機中都具有運算功能。一種簡在數(shù)字系統(tǒng)中，特別是在計算機中都具有運算功能

8、。一種簡單的運算就是比較兩個數(shù)單的運算就是比較兩個數(shù)A A和和B B的大小。數(shù)值比較器就是比較的大小。數(shù)值比較器就是比較2 2個二進個二進制數(shù)制數(shù)A A和和B B的數(shù)值關系，以判斷其大小的邏輯電路。的數(shù)值關系，以判斷其大小的邏輯電路。3.5.1 13.5.1 1位數(shù)值比較器位數(shù)值比較器 1 1位數(shù)值比較器方框圖如圖位數(shù)值比較器方框圖如圖3.5.2(a)3.5.2(a)所示，輸入變量所示，輸入變量A A，B B為兩為兩個個1 1位二進制數(shù)，輸出變量位二進制數(shù)，輸出變量Y Y(AB)(AB)，Y Y(A=B)(A=B)，Y Y(AB)(AB) Y(A=B) Y(AB) Y(A=B) Y(AB)Y(

9、A=B)Y(AB) Y(A=B) Y(AB) I(A=B) I(AB) A0 A1 A2 A3 B0 B1 B2 B3 圖3.5.3 74LS85方框圖http:/ 3.6.1 二進制編碼器二進制編碼器二進制編碼器是用n位二進制數(shù)把某種信號編成2n個二進制代碼的邏輯電路。現(xiàn)以如圖3.6.1所示的8線3線編碼器為例說明其工作原理。http:/ &Y2 Y1 Y0 1_I2_I3_I4_I5_I6_I7_I0_I 該編碼器用該編碼器用3位二進制數(shù)分別代表位二進制數(shù)分別代表8個信號，個信號，3位輸出為位輸出為Y 2、Y 1、Y 0；8個輸入信號分別為個輸入信號分別為 70II 圖3.6.13

10、位二進制編碼器http:/ 3.6.3 3.6.3 二二十進制編碼器十進制編碼器二十進制編碼器是將十進制的10個數(shù)碼0、1、2、3、4、5、6、7、8、9(或其他十個信息)編成二進制代碼的邏輯電路。這種二進制代碼又稱為二十進制代碼，簡稱BCD碼。二十進制編碼器應當是10線4線編碼器，即有10個輸入端，4個輸出端，該編碼器的真值表見表3.6.3。據(jù)此設計該編碼器的邏輯圖如圖3.6.3(a)所示，此電路為輸入高電平有效。表3.6.38421BCD編碼器真值表輸入輸出8421BCD碼十進制數(shù)ABCD00000100012001030011401005010160110701118100091001h

11、ttp:/ 3.7.1 二二 進制譯碼器進制譯碼器如圖3.7.1所示為二進制譯碼器的方框圖，它有n個輸入變量(即有n位二進制代碼輸入)，有2n個輸出變量，n位代碼的每一種取值對應于一個輸出變量。 n 個 輸入端 2n個 輸出端 二進制譯碼器 圖3.7.1二進制譯碼器方框圖http:/ 3位二進制譯碼器有3個輸入端A2、A1、A0、8個(23)輸出端Y 0、Y 1、Y 2、Y 3、Y4、Y5、Y6、Y7，因而稱為3線8線譯碼器。其真值表見表3.7.1。因此Y 0Y 7的表達式為0120AAAY 0121AAAY 0122AAAY 0123AAAY 0126AAAY 0124AAAY 0125AA

12、AY 0127AAAY 輸入輸出 A2 A1 A0 Y0 Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表3.7.13線8線譯碼器真值表http:/ _ Y2 _ Y1 _ Y3 _ Y4 _ Y6 _ Y5 _ Y7 _ Y8 _ Y9 _ A0 A1 A2 A3 03210132102320133210431025312063021732108210392130YA A A AYA A A AYA A A AYA A A AYA A

13、A AYA A A AYA A A AYA A A AYA A A AYA A A A圖3.7.4 二十進制譯碼器74LS42http:/ 1. 半導體半導體7段顯示器段顯示器 7段顯示器如圖3.7.5(a)所示，它有ag 7個光段，從0到9十個數(shù)碼將由其中不同的光段組合而成。半導體7段顯示器的每個光段都相當于一個發(fā)光二極管，如圖3.7.5(b)所示。發(fā)光二極管與普通二極管一樣，具有單向導電性，當外加反向電壓時，處于截止狀態(tài)；當外加正向電壓且足夠大時，才處于導通狀態(tài)，而只有當正向電流足夠大時才能 發(fā)光。 (a) 七段顯示器 (b) 發(fā)光二極管 (c) 高電平驅動 (d) 低電平驅動 &

14、 R & R +VCC +VCC 圖3.7.5 7段顯示器及其驅動電路http:/ 發(fā)光二極管的驅動電路如圖發(fā)光二極管的驅動電路如圖3.7.5(c)3.7.5(c)所示，其中門電路均為集電極開所示，其中門電路均為集電極開路門路門(OC(OC門門) )。在圖。在圖3.7.5(c)3.7.5(c)中，當門處于導通狀態(tài)中，當門處于導通狀態(tài)( (即輸出為低電平即輸出為低電平) )時，時，發(fā)光二極管因正向電壓太低而不可能發(fā)光；當門處于截止狀態(tài)發(fā)光二極管因正向電壓太低而不可能發(fā)光；當門處于截止狀態(tài)( (即輸出為高即輸出為高電平電平) )時，只要電阻時，只要電阻R R取值得當，就會有足夠大的正向電流

15、流過發(fā)光二極管取值得當，就會有足夠大的正向電流流過發(fā)光二極管，因而發(fā)光，可見該電路為高電平驅動電路。在圖，因而發(fā)光，可見該電路為高電平驅動電路。在圖3.7.5(d)3.7.5(d)中，當門處于中，當門處于導通狀態(tài)導通狀態(tài)( (即輸出為低電平即輸出為低電平) )時，只要電阻時，只要電阻R R取值得當，發(fā)光二極管就會發(fā)光取值得當，發(fā)光二極管就會發(fā)光；當門處于截止狀態(tài)；當門處于截止狀態(tài)( (即輸出為高電平即輸出為高電平) )時，發(fā)光二極管因正向電壓過小不時，發(fā)光二極管因正向電壓過小不足以使其導通，因而不發(fā)光，可見該電路為低電平驅動電路。由以上分析足以使其導通，因而不發(fā)光，可見該電路為低電平驅動電路。

16、由以上分析可知，為使發(fā)光二極管發(fā)光，可知，為使發(fā)光二極管發(fā)光， 圖圖3.7.5(c)3.7.5(c)和圖和圖3.7.5(d)3.7.5(d)中兩個門電路中兩個門電路輸出的有效電平不同。應當注意，對于確定的輸出的有效電平不同。應當注意，對于確定的7 7段顯示器只能用一種有效電段顯示器只能用一種有效電平驅動其光段發(fā)光。平驅動其光段發(fā)光。) )2.4線線/7段譯碼器及其顯示驅動電路段譯碼器及其顯示驅動電路7 7段顯示器譯碼器的輸入為段顯示器譯碼器的輸入為8421BCD8421BCD碼碼A A3 3A A2 2A A1 1A A0 0，輸出為，輸出為Y Ya a、Y Yb b、Y Yc c、Y Yd

17、d、Y Ye e、Y Yf f、Y Yg g，7 7個信號分別驅動個信號分別驅動7 7段顯示器的段顯示器的7 7個光段，因而也稱為個光段，因而也稱為4 4線線/7/7段譯碼器。段譯碼器。型號為型號為74LS24774LS247的的4 4線線/7/7段譯碼器的方框圖如圖段譯碼器的方框圖如圖.6所示。它的輸出所示。它的輸出變量低電平有效且為集電極開路輸出，真值表見表變量低電平有效且為集電極開路輸出，真值表見表.3。http:/ 如圖如圖.7所示為所示為4 4線線/7/7段譯碼器段譯碼器74LS24774LS247驅動驅動7 7段顯示器的電路，段顯示器

18、的電路，74LS24774LS247的每一個輸出端都分別通過一個的每一個輸出端都分別通過一個390390電阻接到電阻接到7 7段顯示器段顯示器的一個光段上，電阻起限流作用。當輸出變量為的一個光段上，電阻起限流作用。當輸出變量為1 1時，由于正向電時，由于正向電流太小而不足以使光段發(fā)光；只有當輸出變量為流太小而不足以使光段發(fā)光；只有當輸出變量為0 0時，才有足夠大時，才有足夠大的驅動電流使光段發(fā)光。由于的驅動電流使光段發(fā)光。由于7 7段顯示器的段顯示器的7 7個光段的陽極接在一起，個光段的陽極接在一起，因而稱其為共陽極因而稱其為共陽極7 7段顯示器。另外還有一種半導體段顯示器。另外還有一種半導體

19、7 7段顯示器，它段顯示器，它的的7 7個光段的陰極接在一起，稱為共陰極顯示器。個光段的陰極接在一起，稱為共陰極顯示器。LT _ IBR _ IB/YBR _ _ A3 A2 A1 Yg A0 A3 A2 A1 A0 LT IBR IB/YBR Yc Yb Ya Yf Ye Yd Yb _ Ya _ Yc _ Yd _ Ye _ Yg _ Yf _ 4 線 / 7 段 譯 碼 器 IB/YBR _ _ IB/YBR LT _ IBR _ A3 A2 A1 A0 A3 A2 A1 A0 LT IBR Yg Yc Yb Ya Yf Ye Yd +VCC c e g f d a b 圖3.7.6 7

20、4LS247方框圖 圖3.7.7 74LS247及其顯示電路 http:/ 數(shù)據(jù)選擇器由地址譯碼器和多路數(shù)字開關組成，它的方框圖如圖3.8.1所示。它有n個選擇輸入端(也稱為地址輸入端)，2n個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端。數(shù)據(jù)輸入端與選擇輸入端輸入的地址碼有一一對應關系，當?shù)刂反a確定時，輸出端就輸出與該地址碼有對應關系的數(shù)據(jù)輸入端的數(shù)據(jù)，即將與該地址碼有對應關系的數(shù)據(jù)輸入端和輸出端相接。 2n選 1 數(shù)據(jù) 選擇器 2n個數(shù)據(jù)輸入端 n 個 地址 輸入端 輸出端 Y 圖3.8.1 數(shù)據(jù)選擇器方框圖http:/ 3.8.1 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 如圖3.8.2所示為4選1數(shù)據(jù)選擇器的示意圖

21、，它的功能是根據(jù)地址碼A1A0從4個數(shù)據(jù)輸入D0、D1、D2、D3中選擇一個送到輸出端Y。地址譯碼器的輸入A1A0有4種不同的取值00、01、10、11，它的輸出C0、C1、C2、C3分別控制S0、S1、S2、S3 4個開關，當A1A0=00時，開關S0倒向Y，使Y=D0；當A1A0=01時，開關S1倒向Y，使Y=D1；當A1A0=10時，開關S2倒向Y，使Y=D2；當A1A0=11時，開關S3倒向Y，使Y=D3。其功能表見表3.8.1。它的邏輯表達式為：100100100100YA A DA A DA A DA A D地 址 譯 碼 器 A1 A0 C3 C2 C1 C0 S0 S1 S2

22、S3 D0 D2 D1 D3 Y 圖3.8.2 4選1數(shù)據(jù)選擇器示意圖http:/ A1 A0 Y00D001D110D211D3 根據(jù)式3.8.1可以畫出邏輯圖如圖3.8.3(a)所示，其方框圖如圖3.8.3(b)所示。由于數(shù)據(jù)選擇器是在多個數(shù)據(jù)輸入中選擇一個作為輸出，因此也稱為多路選擇器或多路開關。 A1 A0 D0 D3 D1 D2 Y & & & & 1 1 1 Y D0 D1 D2 D3 4 選 1 數(shù)據(jù)選擇器 A1 A0 (b) 方框圖 (a) 邏輯圖 圖3.8.3 4選1數(shù)據(jù)選擇器邏輯圖及方框圖http:/ 3.8.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器

23、 1. 雙4選1數(shù)據(jù)選擇器 雙4選1數(shù)據(jù)選擇器是將2個四選一數(shù)據(jù)選擇器做在一個硅片上，其地址輸入端公用，各自有4個數(shù)據(jù)輸入端和一個輸出端。74LS153是典型的雙4選1數(shù)據(jù)選擇器，其邏輯圖如圖3.8.4(a)所示，它包含2個完全相同的四選一數(shù)據(jù)選擇器，通過給定不同的地址代碼(即的狀態(tài))，即可從4個輸入數(shù)據(jù)中選出所要的1個，并送至輸出端Y。圖中的和是附加控制端，用于控制電路工作狀態(tài)和擴展功能。圖3.8.4(b)為74LS153的方 框圖。110101011101210131210201021102210232()()YA A DA A DA A DA A DSYA A DA A DA A DA

24、A DShttp:/ _ D10 A1 A0 D11 D12 D13 D20 D21 D22 D23 S2 _ Y1 Y2 S1 _ D10 S1 S2 D11 D12 D13 A0 A1 S2 _ D20 D21 D22 D23 Y1 Y2 (a) 邏輯圖 (b) 方框圖 圖3.8.4 74LS153的邏輯圖及方框圖 A1A0 Y1Y200D10D2001D11D2110D12D2211D13D23表3.8.2雙4選1數(shù)據(jù)選擇器功能表http:/ 2. 8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS151是8選1數(shù)據(jù)選擇器，其功能表見表3.8.3，其方框圖如圖3.8.5所示，為選通端，低電平有效，Y

25、與是一對互補的輸出。Y的邏輯表達式為： _2102120200112103(YA A A DA A A DA A A DA A A D_1010242052162107)A A A DA A A DA A A DA A A D SA2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7S _ D1 S Y D0 D3 D2 D6 D4 D5 D7 Y A0 A2 A1 Y _ 74LS151 圖3.8.5 8選1數(shù)據(jù)選擇器方框圖表3.8.38選1數(shù)據(jù)選擇器功能表http:/ 數(shù)據(jù)分配器的功能是將一個輸入數(shù)據(jù)分時傳送到多個輸出端輸出，也就是一路輸入，多路輸出

26、。 圖3.9.1(a)是一個1路4路輸出數(shù)據(jù)分配器的邏輯圖。圖中，D是數(shù)據(jù)輸入端，A1和A0是控制端，Y 3Y 0是4個輸出端。圖3.9.1(b)是其方框圖，圖中DX是總限定符。 A0 A1 D Y0 Y1 Y2 Y3 DX D A1 A0 Y3 Y2 Y1 Y0 &1111(b)方框圖 (a)邏輯圖 圖3.9.1 1路4路輸出數(shù)據(jù)分配器的邏輯圖及方框圖http:/ A D110YA A D210YA A D310DYA A由邏輯圖可寫出邏輯式：表3.9.1 1路4路分配器的功能表控 制輸 出A1A0Y3Y2Y1Y000000D0100D0100D0011D000http:/ 奇偶檢測

27、原理奇偶檢測原理 在數(shù)字系統(tǒng)中，代碼在傳送，存儲過程中，由于線路本身的缺陷、傳輸線上的噪聲、干擾或其他偶然因素的影響，會使代碼出現(xiàn)差錯，將1變成0或0變成1。 為了檢查代碼是否出錯，通常采用一種方法叫做奇偶校驗法，它是奇校驗和偶校驗的通稱。該方法是在由多位二進制代碼組成的信息位之外，再增加一位附加位0或1，構成編碼系統(tǒng)。該附加位稱為奇(或偶)校驗位。如果信息位和校驗位中1的總個數(shù)為奇數(shù)，稱為奇校驗；反之，稱為偶校驗。如圖3.10.1所示是一個典型的奇偶校驗碼傳輸和檢測系統(tǒng)。 傳輸線 發(fā) 送 端 接 收 端 奇偶數(shù)碼 發(fā)生器 奇偶數(shù)碼 校驗器 F P 圖3.10.1 二進制數(shù)碼傳輸和檢測系統(tǒng)ht

28、tp:/ 二進制數(shù)碼傳輸和檢測系統(tǒng)奇校驗碼偶校驗碼信息位校驗位信息位校驗位00010000001000110100010101110110100010011011101011011100111011110000000100110010表3.10.1 奇偶校驗碼http:/ 隨著電子工業(yè)的發(fā)展，集成電路的集成度越來越高，性能可靠，成本低廉。因此，在構成數(shù)字系統(tǒng)時，設計者更多地使用中規(guī)模集成電路(MSI)或大規(guī)模集成電路(LSI)，以保證系統(tǒng)具有體積小、可靠性高等優(yōu)點。用MSI進行組合電路設計時，其設計方法與3.3.1所介紹的大致相同，其最簡的標準是所用集成模塊的數(shù)目最少，品種最少，集成模塊之間的

29、連線最少。本節(jié)通過具體的實例分別講述利用譯碼器、數(shù)據(jù)選擇器和全加器設計一般組合電路的方法。3.11.1 利用譯碼器設計一般組合電路3.11.2 利用數(shù)據(jù)選擇器設計一般組合電路3.11.3 利用4位全加器設計一般組合電路http:/ 前面分析組合邏輯電路時，都是考慮電路在穩(wěn)態(tài)時的工作狀況，并未考慮門電路的延遲時間對電路產生的影響。實際上，從信號輸入到穩(wěn)定輸出需要一定的時間。由于從輸入到輸出存在不同的通路，而這些通路上門的級數(shù)不同，或者門電路平均延遲時間有差異，從而使信號經不同通路傳輸?shù)捷敵黾壦璧臅r間不同，可能會使電路輸出干擾脈沖 (電壓毛刺)，造成系統(tǒng)中某些環(huán)節(jié)誤動作。通常把這種現(xiàn)象稱為競爭冒

30、險。 3.12.1 3.12.1 競爭冒險的產生原因競爭冒險的產生原因 在如圖3.12.1(a)所示電路中，與門G2的輸入是A和兩個互補信號。由于G1的延遲，的下降沿要滯后于A的上升沿，因此在很短的時間間隔內，G2的兩個輸入端都會出現(xiàn)高電平，使它的輸出出現(xiàn)一個高電平窄脈沖。按邏輯設計要求，它是不應出現(xiàn)的干擾脈沖，如圖3.12.1(b)所示。與門G2的2個輸入信號分別由G1和A端兩個路徑在不同時刻到達的現(xiàn)象，即稱為競爭，由此產生輸出干擾脈沖的現(xiàn)象即稱為冒險。http:/ A A _ (a) (b) &1A G1 G2 L=A_A 1 圖3.12.1 產生正跳變脈沖的競爭冒險 下面進一步分

31、析組合邏輯電路產生競爭冒險的原因。如圖3.12.2(a)所示2選1數(shù)據(jù)選擇器的邏輯表達式為_01YADADhttp:/ (a)數(shù)據(jù)選擇器 (b)競爭冒險波形 Y G4 G2 G3 G1 1&1D1 D0 A D1 D0 “1” “1” A A _ AD1 AD0 Y 圖3.12.2 產生負跳變脈沖的競爭冒險 A為地址變量，D0、D1為數(shù)據(jù)輸入端。當D0=D1=1時，A由邏輯高電平變?yōu)檫壿嫷碗娖?，Y應保持不變。但是，由于門電路具有傳輸延遲時間，所以當A由高電平變?yōu)榈碗娖綍r，與門G2的輸出(AD1)需經過一定時間才會從高電平變?yōu)榈碗娖剑?http:/ )需經過一定時間才會從低電平變?yōu)楦唠娖?/p>

32、，并傳輸?shù)脚c門G3，G3的輸出( )又需要經過一定時間才會從低電平變?yōu)楦唠娖?。也就是說，對于或門G4的兩個輸入信號，當來自G2的信號已從高電平變?yōu)榈碗娖綍r，而來G3的信號還未從低電平變?yōu)楦唠娖?，因此，在這段時間里或門G4的兩個輸入信號均為低電平，使得輸出Y出現(xiàn)一個低電平窄脈沖，如圖3.12.2(b)所示，出現(xiàn)了競爭冒險現(xiàn)象。0DAA 3.12.2 競爭冒險的判斷與識別 1. 代數(shù)法判斷在輸入變量每次只有一個改變狀態(tài)的簡單情況下，可以通過邏輯函數(shù)式判斷組合邏輯電路中是否有競爭冒險存在。假若輸出端門電路的兩個輸入信號A和 是經過不同的傳輸通路而來的，那么當變量A的狀態(tài)發(fā)生突變時，輸出端必然存在競爭冒險。因此，只要輸出函數(shù)在一定條件下能簡化成_A_YAA_YA A或 就可判定存在競爭冒險。http:/ (b) (a) A B C Y1 &11Y22 11&1A B C 圖3.12.3 例3.12.1的電路解：解：在圖3.12.3 (a)電路中，當B=C=1時，輸出邏輯函數(shù)式為1YABACAA所以圖3.12.3(a)電路中存在競爭冒險。在圖3.