軟失效的原理和應(yīng)對(duì)方案的研究

1、軟失效的原理和應(yīng)對(duì)方案的研究鄭 鑫 江竹軒 羅志君浙江中控技術(shù)股份有限公司，浙江杭州，310053摘要：本文從芯片軟失效的原理出發(fā)，介紹了誘發(fā)芯片發(fā)生軟失效的各類觸發(fā)源（封裝材料中放射性元素產(chǎn)生的粒子，宇宙射線的高能中子和低能中子），并詳述了由芯片軟失效引起的各種常見(jiàn)后果（單比特錯(cuò)誤，多比特錯(cuò)誤和栓鎖），最后從半導(dǎo)體芯片廠商和芯片應(yīng)用商的角度提出了幾種應(yīng)對(duì)芯片軟失效問(wèn)題的方案和措施，諸如奇偶檢驗(yàn)，糾錯(cuò)碼和比特交織等。關(guān)鍵詞：軟失效 粒子 高能中子 低能中子 單比特錯(cuò)誤 栓鎖 糾錯(cuò)碼The Soft Error Principle and Response Programs ResearchZH

2、ENG Xin, Jiang Zhuxuan,Luo ZhijunZhejiang SUPCON Co., Ltd., Hangzhou, Zhejiang, 310053Abstract: From the principle of chip soft error, the article introduces the various types of trigger source induced soft error(Alpha particles from package decay, High energy neutrons from cosmic rays and Thermal n

3、eutrons), and details the common consequences caused by soft error(Single bit upset, Multi bit upset and Single event latch-up). Finally, several programs and measures to deal with chip soft error are proposed from the perspective of semiconductor chip manufactures and chip application providers, su

4、ch as Parity Protection, ECC and Bit interleaving. Keywords: Soft Error, Alpha particles, High energy neutrons, Thermal neutrons, SBU, Latch-up, ECC1 引言隨著半導(dǎo)體工藝技術(shù)的發(fā)展，芯片尺寸越來(lái)越小，功耗越來(lái)越低，晶體管的節(jié)點(diǎn)電壓和工作電壓都隨之降低，使得芯片越來(lái)越容易受到軟失效的問(wèn)題1。如今，解決芯片軟失效問(wèn)題在諸如醫(yī)療器械，航空電子和工業(yè)現(xiàn)場(chǎng)等電子與計(jì)算機(jī)系統(tǒng)中都是尤為重要的。軟失效是指由于高能粒子單元對(duì)芯片晶圓的撞擊，產(chǎn)生大量的電子空穴對(duì)，當(dāng)

5、這些帶電粒子的帶電量與芯片存儲(chǔ)單元的閥值電荷量相當(dāng)時(shí)，將會(huì)導(dǎo)致比特翻轉(zhuǎn)而引起單比特錯(cuò)誤，多比特錯(cuò)誤及栓鎖等軟失效問(wèn)題2-3。芯片封裝材料中放射性元素產(chǎn)生的粒子，宇宙射線的高能中子和低能中子都是造成芯片發(fā)生軟失效的重要觸發(fā)源4。但時(shí)隨著目前芯片絕緣體材料不再使用BPSG，切斷了低能中子和10B發(fā)生原子反應(yīng)的可能性，低能中子已不再是軟失效的主要觸發(fā)源。軟失效較易發(fā)生于半導(dǎo)體存儲(chǔ)芯片中，如DRAM，SRAM，寄存器組，高速緩存和配置寄存器設(shè)備等。芯片的軟失效率SER單位一般表示為FIT（Fails In Time），即每109個(gè)小時(shí)芯片發(fā)生軟失效的錯(cuò)誤數(shù)。根據(jù)芯片存儲(chǔ)容量的不同通常都表示為FIT/M

6、b。其中1 FIT/Mb = 1 fail per 109 hrs per 106 bits = 10-15 fail/bit-hour。本文從軟失效的原理出發(fā)，詳細(xì)介紹了導(dǎo)致芯片軟失效的各類觸發(fā)源及其觸發(fā)源環(huán)境因素的影響和限制，并詳述了芯片軟失效引起的常見(jiàn)危害，最后從半導(dǎo)體芯片廠商和芯片應(yīng)用商的角度提出了幾種應(yīng)對(duì)芯片軟失效問(wèn)題的方案和措施，諸如奇偶檢驗(yàn)，糾錯(cuò)碼和比特交織等。2 軟失效的觸發(fā)源導(dǎo)致存儲(chǔ)器芯片發(fā)生軟失效問(wèn)題的主要觸發(fā)源有： 芯片封裝材料中放射性元素衰變產(chǎn)生的粒子。芯片管殼封裝材料中含有的U、Th等放射性元素，在其原子核裂變時(shí)會(huì)釋放出粒子，從而引發(fā)芯片軟失效問(wèn)題。然而這類粒子的觸發(fā)

7、源，受工作環(huán)境的影響較小，一般不會(huì)受到工作地點(diǎn)和海拔因素的影響。即使外界環(huán)境中存在粒子源，因粒子穿透性差，也很難會(huì)直接誘發(fā)芯片發(fā)生軟失效問(wèn)題。 宇宙射線的高能中子。來(lái)源于宇宙和太陽(yáng)系的高能中子本身并不帶有電荷，但是它會(huì)被芯片的原子核捕獲，產(chǎn)生附屬的帶電粒子，如粒子和氧原子核等，進(jìn)而引發(fā)芯片的軟失效問(wèn)題。這類觸發(fā)源受到環(huán)境的影響很大，在不同的高度和地點(diǎn)（地磁場(chǎng)強(qiáng)度、障礙物）條件下，高能中子的密度不一樣，所以發(fā)生軟失效的概率變化很大。目前關(guān)于高能中子的防護(hù)措施較少，很難對(duì)高能中子進(jìn)行直接的屏蔽防護(hù)，所以當(dāng)前宇宙射線的高能中子已成為芯片發(fā)生軟失效問(wèn)題最主要的觸發(fā)源。 低能中子。BPSG擁有非常好的絕

8、緣特性，且具有熔點(diǎn)低，耐壓高的優(yōu)點(diǎn)，因此被廣泛地應(yīng)用到半導(dǎo)體芯片內(nèi)層作為絕緣體材料。其中B元素有兩種同位素10B和11B。而低能中子本身也不帶有電荷，不會(huì)直接改變芯片內(nèi)部存儲(chǔ)單元的內(nèi)容，但是它會(huì)和芯片內(nèi)部絕緣體材料BSPG中的10B元素發(fā)生原子反應(yīng)，產(chǎn)生粒子和7Li，如下式所示。10B + n 7Li (0.84MeV) + 4He (1.47MeV) + gamma (0.48MeV) (1)這些高能粒子(4He (1.47MeV)和7Li(0.84MeV)都會(huì)對(duì)晶體撞擊產(chǎn)生電子空穴對(duì)，從而導(dǎo)致存儲(chǔ)單元的存儲(chǔ)內(nèi)容發(fā)生改變。低能中子觸發(fā)源受到外界環(huán)境因素的影響很大，諸如外部中子放射源就極易誘發(fā)

9、芯片發(fā)生軟失效問(wèn)題。由于低能中子極易引起芯片發(fā)生軟失效問(wèn)題，所以它一度被認(rèn)為是造成芯片發(fā)生軟失效問(wèn)題的主要觸發(fā)源。但是隨著目前半導(dǎo)體工藝技術(shù)的進(jìn)步，半導(dǎo)體芯片廠商Cypress在采用0.16um及更小規(guī)格技術(shù)后已不再使用BPSG材料，因此低能中子對(duì)軟失效的影響可忽略不計(jì)。3 軟失效的常見(jiàn)危害 單比特錯(cuò)誤（Single-Bit Upset）。單比特錯(cuò)誤是指在一個(gè)數(shù)據(jù)字中因?yàn)樾酒浭б鸬囊粋€(gè)比特的錯(cuò)誤。對(duì)于芯片封裝材料中放射性元素衰變產(chǎn)生的粒子引起的軟失效問(wèn)題，一般99%的錯(cuò)誤都是單比特錯(cuò)誤。而對(duì)于高能中子引起的軟失效問(wèn)題，一般70%的錯(cuò)誤是單比特錯(cuò)誤。 多比特錯(cuò)誤（Multi-Bit Ups

10、et）。多比特錯(cuò)誤是指在一個(gè)數(shù)據(jù)字中因?yàn)樾酒浭б鸬膬蓚€(gè)或更多比特的錯(cuò)誤。對(duì)于芯片封裝材料中放射性元素衰變產(chǎn)生的粒子引起的軟失效，1%的錯(cuò)誤是多比特錯(cuò)誤。而對(duì)高能中子引發(fā)的軟失效，一般30%的錯(cuò)誤是多比特錯(cuò)誤。通常這種多比特錯(cuò)誤的概率較低，但一旦發(fā)生后就極難糾正錯(cuò)誤比特。 栓鎖（Latch-Up）。栓鎖是指在CMOS晶片中，電源VCC和地線GND之間由于寄生的PNP和NPN雙極性三極管相互影響而產(chǎn)生的低阻抗通路，它的存在會(huì)使VCC和GND之間產(chǎn)生大電流，如下圖1所示。圖1 CMOS晶片中寄生PNP和NPN示意圖通常情況下，寄生的PNP和NPN都處于關(guān)斷的狀態(tài)，當(dāng)高能粒子對(duì)芯片晶圓的撞擊產(chǎn)生

11、電子空穴對(duì)時(shí)，當(dāng)累計(jì)的電荷電壓大于三極管導(dǎo)通的閥值電壓時(shí)三極管導(dǎo)通，在電源和地之間形成低阻抗的回路，從而產(chǎn)生大的電流流過(guò)。對(duì)于沒(méi)有限流保護(hù)的CMOS芯片，栓鎖容易直接造成芯片永久性的破壞。而在有限流保護(hù)的CMOS芯片上，發(fā)生栓鎖后芯片很難自我恢復(fù)，只有在外部電源掉電重啟后芯片才能恢復(fù)正常工作。目前不少半導(dǎo)體廠商ISSI，Cypress等對(duì)芯片的栓鎖問(wèn)題都進(jìn)行了極為有效的防護(hù)。如Cypress廠商在芯片上采用了三層溝道的防護(hù)措施5后，芯片發(fā)生栓鎖的概率降為0。4 軟失效的應(yīng)對(duì)措施高速大容量的存儲(chǔ)器已經(jīng)廣泛地應(yīng)用到醫(yī)療器械，通信，航空電子和工業(yè)現(xiàn)場(chǎng)等各種場(chǎng)合。在一些重要的應(yīng)用場(chǎng)合，芯片任何一次軟失

12、效問(wèn)題都有可能會(huì)給系統(tǒng)帶來(lái)致命的災(zāi)難，所以如何應(yīng)對(duì)軟失效問(wèn)題已經(jīng)成為各大半導(dǎo)體廠商和芯片應(yīng)用商共同關(guān)心的問(wèn)題。目前軟失效的應(yīng)對(duì)措施主要可分為工藝級(jí)措施和系統(tǒng)級(jí)措施。工藝級(jí)措施主要包括兩個(gè)方面：由封裝材料中放射性元素引發(fā)的軟失效問(wèn)題。各大半導(dǎo)體廠商從芯片封裝材料的源頭出發(fā)，選用放射性元素含量極低的封裝材料，從而降低粒子產(chǎn)生的機(jī)率。如Cypress廠商在nvSRAM的封裝材料中，粒子的通量率僅為0.0010.002alpha/cm2/hr。由低能中子引發(fā)的軟失效問(wèn)題。半導(dǎo)體廠商為杜絕此類軟失效問(wèn)題的再發(fā)生，采用了相應(yīng)的絕緣體材料來(lái)替代BPSG材料，這樣就從源頭上切斷了低能中子和10B元素發(fā)生原子反

13、應(yīng)的可能性，從而從根本上杜絕了由低能中子引發(fā)的軟失效問(wèn)題。系統(tǒng)級(jí)措施主要包括有：奇偶校驗(yàn)（Parity Protection）：奇偶校驗(yàn)是指在每個(gè)數(shù)據(jù)字后面加入一單元比特以對(duì)數(shù)據(jù)字進(jìn)行奇偶校驗(yàn)。該措施能校驗(yàn)出數(shù)據(jù)字中出現(xiàn)的單比特錯(cuò)誤，但是不能查找錯(cuò)誤比特的位置且不能修改錯(cuò)誤比特。所以該校驗(yàn)機(jī)制主要是應(yīng)用于軟失效引起的單比特錯(cuò)誤的校驗(yàn)。糾錯(cuò)碼（Error Correction Code）6：糾錯(cuò)碼是指在每個(gè)數(shù)據(jù)字后面加入額外的比特?cái)?shù)以對(duì)數(shù)據(jù)字進(jìn)行校驗(yàn)并修改錯(cuò)誤比特的內(nèi)容。應(yīng)用到存儲(chǔ)芯片的糾錯(cuò)碼主要可分為漢明碼（Harming Code）和循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Che

14、ck）兩種。目前最常用的糾錯(cuò)碼機(jī)制是單比特糾錯(cuò)/雙比特檢測(cè)機(jī)制（SEC/DED）。該機(jī)制能檢測(cè)并糾正數(shù)據(jù)字中出現(xiàn)的單比特錯(cuò)誤，并可檢測(cè)數(shù)據(jù)字中出現(xiàn)的雙比特錯(cuò)誤，但不能修改雙比特錯(cuò)誤。由軟失效常見(jiàn)危害可知，單比特錯(cuò)誤是目前最主要的軟失效問(wèn)題。因此SEC/DED糾錯(cuò)機(jī)制可顯著地降低軟失效率，也是目前芯片應(yīng)用商應(yīng)對(duì)軟失效問(wèn)題最重要的選擇。當(dāng)然隨著芯片軟失效率的降低，由于額外比特的增加勢(shì)必會(huì)帶來(lái)芯片成本的增加，這就需要芯片應(yīng)用商在芯片軟失效率和成本之間取得平衡。表1為對(duì)不同字長(zhǎng)的數(shù)據(jù)字SEC/DED所需的額外比特?cái)?shù)。表1 為SEC/DED對(duì)不同字長(zhǎng)所需的額外比特?cái)?shù)雙存儲(chǔ)器的硬件和軟件比較技術(shù)：雙存儲(chǔ)器

15、的硬件和軟件比較技術(shù)是指將同一地址總線分別指向兩個(gè)存儲(chǔ)芯片上，在同一地址總線上兩個(gè)存儲(chǔ)芯片存儲(chǔ)著相同的數(shù)據(jù)信息。CPU將上述兩個(gè)存儲(chǔ)芯片的某一存儲(chǔ)單元數(shù)據(jù)讀取后并進(jìn)行比較，兩者內(nèi)容不一致則說(shuō)明該存儲(chǔ)單元的比特內(nèi)容受到污染。該技術(shù)實(shí)際上可檢測(cè)出存儲(chǔ)單元上所有的比特錯(cuò)誤，但并不能糾正錯(cuò)誤比特的內(nèi)容。比特交織技術(shù)：比特交織技術(shù)是指在同一邏輯單元數(shù)據(jù)字內(nèi)將各個(gè)比特的物理位置交織錯(cuò)開(kāi)，從而可有效的預(yù)防多比特錯(cuò)誤，將可能發(fā)生的多比特錯(cuò)誤轉(zhuǎn)化為單比特錯(cuò)誤，再結(jié)合后續(xù)的糾錯(cuò)機(jī)制來(lái)糾正單比特錯(cuò)誤。這種機(jī)制可顯著地降低多比特錯(cuò)誤發(fā)生的概率，但就其本身而言，并不能校驗(yàn)和糾正錯(cuò)誤比特的內(nèi)容。圖2 比特交織示意圖此外除

16、了上述介紹的各種系統(tǒng)級(jí)防護(hù)措施外，業(yè)界還經(jīng)常采用周期性寫(xiě)回技術(shù)和三態(tài)冗余技術(shù)等措施來(lái)應(yīng)對(duì)軟失效問(wèn)題。5 總結(jié)本文從軟失效的發(fā)生機(jī)理出發(fā)，介紹了導(dǎo)致芯片發(fā)生軟失效問(wèn)題的粒子，高能中子和低能中子等各類觸發(fā)源及其觸發(fā)源環(huán)境因素的影響和限制，并例舉了軟失效引發(fā)的單比特錯(cuò)誤，多比特錯(cuò)誤和栓鎖等常見(jiàn)后果。最后從應(yīng)對(duì)芯片軟失效措施的角度，提出了各種工藝級(jí)措施和系統(tǒng)級(jí)措施，指出ECC機(jī)制是目前可有效應(yīng)對(duì)芯片軟失效問(wèn)題的最重要手段。參考文獻(xiàn)1 H.T.Nguyen, and Y.Yagil, "A systematic approach to SER estimation and solutions,

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