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1、硬件工程師筆試模擬試題模擬電路1、基爾霍夫定理的內(nèi)容是什么(仕蘭微電子)2、平板電容公式(C=S/4兀kd)。(未知)3、最基本的如三極管曲線特性。(未知)4、描述反饋電路的概念,列舉他們的應(yīng)用。(仕蘭微電子)5、負(fù)反饋種類(電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地?cái)U(kuò)展放大器的通頻帶,自動(dòng)調(diào)節(jié)作用)(未知)6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?,有哪些方法(仕蘭微電子)7、頻率響應(yīng),如:怎么才算是穩(wěn)定的,如何改變頻響曲線的幾個(gè)方法。(未知)8、給出一個(gè)查分運(yùn)放,如何相位補(bǔ)償,并畫補(bǔ)償

2、后的波特圖。(凹凸)9、基本放大電路種類(電壓放大器,電流放大器,互導(dǎo)放大器和互阻放大器),優(yōu)缺點(diǎn),特別是廣泛采用差分結(jié)構(gòu)的原因。(未知)10、給出一差分電路,告訴其輸出電壓Y+和Y-,求共模分量和差模分量。(未知)11、畫差放的兩個(gè)輸入管。(凹凸)12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的運(yùn)放電路。(仕蘭微電子)13、用運(yùn)算放大器組成一個(gè)10倍的放大器。(未知)14、給出一個(gè)簡(jiǎn)單電路,讓你分析輸出電壓的特性(就是個(gè)積分電路),并求輸出端某點(diǎn)的rise/fall時(shí)間。(Infineon筆試試題)15、電阻R和電容C串聯(lián),輸入電壓為R和C之間的電壓,輸出電壓

3、分別為C上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜,判斷這兩種電路何為高通濾波器,何為低通濾波器。當(dāng)RCTW,給出輸入電壓波形圖,繪制兩種電路的輸出波形圖。(未知)16、有源濾波器和無(wú)源濾波器的原理及區(qū)別(新太硬件)17、有一時(shí)域信號(hào)S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過(guò)低通、帶通、高通濾波器后的信號(hào)表示方式。(未知)18、選擇電阻時(shí)要考慮什么(東信筆試題)19、在CMOS1路中,要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平,這個(gè)單管你會(huì)用P管還是N管,為什么(仕蘭微電子)20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Inf

4、ineon筆試試題)21、電壓源、電流源是集成電路中經(jīng)常用到的模塊,請(qǐng)畫出你知道的線路結(jié)構(gòu),簡(jiǎn)單描述其優(yōu)缺點(diǎn)。(仕蘭微電子)22、畫電流偏置的產(chǎn)生電路,并解釋。(凹凸)23、史密斯特電路,求回差電壓。(華為面試題)24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期)(華為面試題)25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路,分別畫出其原理圖。(仕蘭微電子)26、VCC什么,什么參數(shù)(壓控振蕩器)(華為面試題)27、鎖相環(huán)有哪幾部分組成(仕蘭微電子)28、鎖相環(huán)電路組成,振蕩器(比如用D觸發(fā)器如何搭)。(未知)29、求鎖相環(huán)的輸出頻率,給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。(未知)

5、30、如果公司做高頻電子的,可能還要RF知識(shí),調(diào)頻,鑒頻鑒相之類,不一一列舉。(未知)31、一電源和一段傳輸線相連(長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T),畫出終端處波形,考慮傳輸線無(wú)損耗。給出電源電壓波形圖,要求繪制終端波形圖。(未知)32、微波電路的匹配電阻。(未知)33、DAU口ADC的實(shí)現(xiàn)各有哪些方法(仕蘭微電子)34、A/D電路組成、工作原理。(未知)35、實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問(wèn)到)。如電路的低功耗,穩(wěn)定,高速如何做到,調(diào)運(yùn)放,布版圖注意的地方等等,一般會(huì)針對(duì)簡(jiǎn)歷上你所寫做過(guò)的東西具體問(wèn),肯定會(huì)問(wèn)得很細(xì)(所以別把什么都寫上,精通之類的詞也別用太多了),這個(gè)東西各個(gè)人就不一樣了,不

6、好說(shuō)什么了。(未知)數(shù)字電路1、同步電路和異步電路的區(qū)別是什么(仕蘭微電子)2、什么是同步邏輯和異步邏輯(漢王筆試)同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。3、什么是線與邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求(漢王筆試)線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上,要用oc門來(lái)實(shí)現(xiàn),由于不用oc門可能使灌電流過(guò)大,而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是Setup和Holdup時(shí)間(漢王筆試)5、 setup和holdup時(shí)間,區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。(未知)7

7、、解釋setup和holdtimeviolation,畫圖說(shuō)明,并說(shuō)明解決辦法。(威盛VIA上海筆試試題)Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保

8、持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間,那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解,并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微電子)9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象怎樣判斷如何消除(漢王筆試)在組合邏輯中,由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式

9、中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法:一是添加布爾式的消去項(xiàng),二是在芯片外部加電容。10、你知道那些常用邏輯電平TTL與COMSI平可以直接互連嗎(漢王筆試)常用邏輯電平:12V,5V,;TTL和CMO卻可以直接互連,由于TTL是在之間,而CMO馴是有在12V的有在5V的。CMOS1出接到TTL是可以直接互連。TTL接到CMOS!要在輸出端口加一上拉電阻接到5V或者12V。11、 如何解決亞穩(wěn)態(tài)。(飛利浦大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定

10、期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、 IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。(南山之橋)13、MOOR百M(fèi)EELEY犬態(tài)機(jī)的特征。(南山之橋)14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。(南山之橋)15、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍。(飛利浦大唐筆試)Delayq,還有clock的delay,寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式。(威盛VIA上海筆試試題)18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA上海筆試試題)19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何

11、改善timing。(威盛VIA上海筆試試題)20、 給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問(wèn)關(guān)鍵路徑是什么,還問(wèn)給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知)21、 邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn),時(shí)序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn)),全加器等等。(未知)22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA上海筆試試題)23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)24、 pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellitstransfercurve(

12、Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve(威盛筆試題circuitdesign-beijing-03.11.09)25、 TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大(仕蘭微電子)27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)28、

13、 pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。(威盛筆試題circuitdesign-beijing-03.11.09)29、畫出NOT,NAND,NOR符號(hào),真值表,還有transistorlevel的電路。(Infineon筆試)30、畫出CMOS勺圖,畫出tow-to-onemuxgate。(威盛VIA上海筆試試題)31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦大唐筆

14、試)32、畫出Y=A*B+C的cmos電路圖。(科廣試題)33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦大唐筆試)34、畫出CMOSI路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E)o(仕蘭微電子)35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz。(未知)36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))。37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR1成的原理圖,根據(jù)輸入波形畫出各點(diǎn)波形。(Infineon筆試)38、為了實(shí)現(xiàn)邏輯(AXORB)OR(CANDD),請(qǐng)選用以下邏輯中的一種,并說(shuō)明為什么1)INV2)AND3)OR4)

15、NAND9NORXOR答案:NAND(未知)39、用與非門等設(shè)計(jì)全加法器。(華為)40、給出兩個(gè)門電路讓你分析異同。(華為)41、用簡(jiǎn)單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B波形為(仕蘭微電子)42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制。(未知)43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試)44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試)45、用邏輯們畫出D觸發(fā)器。(威盛VIA上海筆試試題)46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。(威盛)47、畫出一種CMOS勺

16、D鎖存器的電路圖和版圖。(未知)48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)49、簡(jiǎn)述latch和filp-flop的異同。(未知)50、LATCHEDDFF的概念和區(qū)別。(未知)51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。(南山之橋)52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。(華為)53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路(漢王筆試)54、怎樣用D觸發(fā)器、與或非門組成二分頻電路(東信筆試)55、Howmanyflip-flopcircuitsareneededtodivideby16(Intel)16分頻56、

17、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出carryout和next-stage.(未知)57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。(華為)58、實(shí)現(xiàn)N位JohnsonCounter,N=5。(南山之橋)59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢(仕蘭微電子)60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器。(未知)61、BLOCKINGNONBLOCKING值的區(qū)另(南山之橋)62、寫異步D觸發(fā)器的verilogmodule。(揚(yáng)智電子筆試)moduledff8(clk,reset

18、,d,q);inputclk;inputreset;input7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgereset)if(reset)q=0;elseq=d;endmodule63、 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述(漢王筆試)moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regout;always(posedgeclkorposedgereset)if(reset)out=0;elseout=in;assignin=out;assignclk

19、_o=out;endmodule64、 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要,請(qǐng)問(wèn):a)你所知道的可編程邏輯器件有哪些b)試用VHDLVERILOGABLE描述8位D觸發(fā)器邏輯。(漢王筆試)PAL,PLD,CPLD,F(xiàn)PGA。moduledff8(clk,reset,d,q);inputclk;inputreset;inputd;outputq;regq;always(posedgeclkorposedgereset)if(reset)q=0;elseq=d;endmodule65、請(qǐng)用HDL描述四位的全加法器、5分頻電路。(仕蘭微電子)66、用VERILOGVHDLM一段代碼,實(shí)現(xiàn)10進(jìn)

20、制計(jì)數(shù)器。(未知)67、用VERILOGVHDLM一段代碼,實(shí)現(xiàn)消除一個(gè)glitch。(未知)68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過(guò)這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差,很容易誤解的)。(威盛VIA上海筆試試題)69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。(仕蘭微電子)70、畫狀態(tài)機(jī),接受1,2,5分錢的賣報(bào)機(jī),每份報(bào)紙5分錢。(揚(yáng)智電子筆試)71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣soda水的,只能投進(jìn)三種硬幣,要正確的找回錢數(shù)。(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語(yǔ)法要符合fpga設(shè)計(jì)的要求。(未知)72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩種,并考慮找零:(1)畫

21、出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語(yǔ)法要符合fpga設(shè)計(jì)的要求;(3)設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。(未知)73、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。(威盛)74、用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。(南山之橋)a為輸入端,b為輸出端,如果a連續(xù)輸入為1101則b輸出為1,否則為0。例如a:000100110b:0000000000請(qǐng)畫出statemachine;請(qǐng)用RTL描述其statemachine。(未知)75、用verilog/vddl檢測(cè)stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫)。(飛利浦大唐筆試)76、用verilog/vhdl寫一個(gè)fifo控制器(包括空,滿,半滿信號(hào))。(飛利浦大唐筆試)77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能:y=lnx,其中,x為4位二進(jìn)制

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